基于某数字系统的二次电源短路故障分析

本文针对某炮兵履带式侦察车数字系统二次电源的短路故障,建立故障树分层次总结了在数字系统调试中排除短路故障采取的常用方法。同时,结合各种方法的利与弊,对故障原因进行总结,分析了导致本文二次电源短路故障的DSP芯片在调试中常见的短路原因。由DSP芯片引起短路故障主要源于焊接工艺、储存损伤及不合格芯片。借助精密仪器直接排除短路故障针对性较强,大多数生产现场很难满足要求;但是基于故障树分析故障产生的可能原因及如何准确定位.结果表明:常规排除法能解决绝大多数可编程器件因管脚虚焊、漏焊、粘连等引起的各类短路问题。     

一种Mbist新型算法March 3CL的设计

制造工艺的不断进步,嵌入式存储器在片上系统芯片中的集成度越来越大,同时存储器本身也变得愈加复杂,使得存储器出现了一系列新的故障类型,比如三单元耦合故障.存储器內建自测试技术是当今存储器测试的主流方法,研究高效率的Mbist算法,是提高芯片成品率的必要前提.以SRAM的7种三单元耦合故障为研究对象,通过分析故障行为得到三单元耦合的72种故障原语,并且分析了地址字内耦合故障的行为,进而提出新的测试算法March 3CL.以2048X32的SRAM为待测存储器,利用EDA工具进行了算法的仿真,仿真结果表明,该算法具有故障覆盖率高、时间复杂度低等优点.     

使SRAM在0.3V电源电压下工作动态控制电压和频率

随着消耗电流的增大,用户对根据负载动态控制逻辑芯片电源电压及频率的技术(D V S:dynamicvoltagescaling)要求不断增大。但是在应用到SoC等方面还举步维艰。其中一个原因是,由于Vth偏差的影响,混合SRAM的最低工作电压较高。由于最低工作电压决定它所控制的电源电压下限,因此很难提高采用DVS的效果。为了解决该问题,日本金泽大学和神户大学联合开发出了用低至0.3V左右的低电压驱动SRAM的技术。通过在读出时,将存储器单元的电源电压设置成芯片的最大供电电压(Vmax),以实现稳定的读出(见图B-1(a))。写入时,通过将字线(wordline)的电压…     

基于March C-算法的SRAM芯片的SEU失效测试系统

本文为实现SRAM芯片的单粒子翻转故障检测,基于LabVIEW和FPGA设计了一套存储器测试系统：故障监测端基于LabVIEW开发了可视化的测试平台,执行数据的采集、存储及结果分析任务;板卡测试端通过FPGA向参考SRAM和待测SRAM注入基于March C-算法的测试向量,通过NI公司的HSDIO-6548板卡采集两个SRAM的数据,根据其比较结果判定SEU故障是否发生。该系统可以实时监测故障状态及测试进程,并且具有较好的可扩展性。     

一种适于FPGA芯片的SRAM单元及外围电路设计

静态存储器(SRAM)功耗是整个芯片功耗的重要组成部分,并且大规模SRAM的仿真在芯片设计中也相当费时。提出了一种基于40 nm CMOS工艺、适用于FPGA芯片的SRAM单元结构,并为该结构设计了外围读写控制电路。仿真结果表明,该结构的SRAM单元在保证正确的读写操作下,静态漏电电流远远小于同工艺下普通阈值CMOS管构造的SRAM单元。同时,为了FPGA芯片设计时大规模SRAM功能仿真的需要,为SRAM单元等编写了verilog语言描述的行为级模型,完成了整个设计的功能验证。     

日立成功开发SRAM电路驱动电压“全球最低”

日立制作所日前宣布 ,成功开发出驱动电压全球最低、仅为 0 .4V的 SRAM电路技术 ,该技术可作为便携式信息终端等产品使用的 SOC(系统芯片 )缓存。此前 ,日立已经开发了以 0 .65V的电源电压驱动的 SRAM。为了进一步降低电压 ,此次又新开发了两项技术 :(1 )通过对 SRAM电路中的数据存储区域施加较访问电路仅高出 0 .1 V的电压 ,发现了能够改善SRAM存储单元动作余量的极限。由于该部分的耗电量只占整个 SRAM电路的 1 %左右 ,因此耗电量的增加很少 ,同时还可以减少 0 .1 V升压电路的体积。 (2 )通过提高存储单元结构的对称性 ,减少制…     

低电压SRAM测试电路设计与实现

本文基于SMIC 40nm LL CMOS工艺对一款256Kb的低电压8T SRAM芯片进行测试电路设计与实现,重点研究低电压SRAM的故障模型和测试算法,并完成仿真验证与分析。电路主要包括DFT电路和内建自测试电路两部分,前者针对稳定性故障有着良好的覆盖率,后者在传统March C+算法基础上,提出了一种新的测试算法,March-Like算法,该算法能够实现更高的故障覆盖率。仿真结果表明,本文设计的DFT电路能够减小稳定性故障的最小可检测电阻,提高了稳定性故障的测试灵敏度;March-Like算法可以检测到低电压SRAM阵列中的写破坏耦合故障、读破坏耦合故障和写干扰故障。     

BGA的简易修复方法

分析近年来维修电脑主板的统计数据,BGA集成电路焊接缺陷引发的故障占有较大的比例。 更换BGA芯片——使用加热设备把不能正常工作的BGA芯片拆下来,并把好的BGA芯片焊接到电路板原来的位置上——是修复此类电子整机产品的重要环节。并且,在那些被更换下来的BGA芯片中,集成电路本身电路逻辑上真正损坏的极少,绝大多数是芯片与PCB电路板的连接被破坏,即电子整机产品的故障是由于BGA芯片虚焊或开焊引起的。     

针对RSA-CRT数字签名的光故障攻击研究

通过研究密码芯片SRAM存储单元构造,利用激光改变进行运算的SRAM存储单元的逻辑状态,分析光注入对SRAM存储单元的影响。以Montgomery乘的 RSA－CRT数字签名算法为攻击对象,分析其算法的实现过程和故障注入机理。针对密码芯片实现的8位RSA－CRT签名算法,使用半导体激光作为注入光源,搭建光注入实验平台,在计算Sq时刻进行故障注入,从而得到故障签名,通过分析故障签名与N的关系,成功的获得了大素数q,验证了光故障攻击的有效性。     

微处理器、数字信号处理器、微控制器

摩托罗拉公司最近推出24位数字信号处理器DSP56311,该处理器的运算速度为255MIPS,芯片上包含3兆位SRAM,芯片上的SRAM是为了在各种应用中取代器件外     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

让老光驱“梅开二度”

故障现象1:朋友电脑上的光驱,长时间使用后,读盘能力变得很差。拆开光驱外壳加电,开始读盘正常,但没过多长时间读盘能力又明显降低。诊断处理:停电后仔细检查电路板,意外发现电路板后面的两块芯片温度很高。分析原因,可能是由于光驱散热性能不好所致,先给光驱散热。由于芯片离光驱外壳还有一段距离,将导热橡胶片填充在芯片和光驱外壳之间,这样就可以把芯片的热量传递到光驱的金属外壳上,从而起到散热的作用。重新开机,光驱的读盘能力大大提高。修后心得:长时间使用光驱后,光驱读盘能力下降,首先考虑的是激光头老化,但有时也许会有其它原因。如果遇到这种情况,不加分析,就盲目地去调节激光头的功率,会让光驱提前“下岗”。所以,当光驱的性能不佳或出现故障时,只有认真分析问题,找出最恰当的解决方法,才是延长光驱使用寿命的有效途径。     

静态随机存储器低泄漏设计技术

随着CMOS工艺发展,高性能SoC的泄漏功耗占整体能耗的比例越来越大,内嵌存储器的泄漏是整体泄漏的主要来源,有两方面原因:(1)芯片内嵌的静态随机存储器SRAM容量越来越大;(2)每次访存操作时SRAM仅小部分阵列工作,大部分存储阵列处于非工作状态.总结SRAM低泄漏的电路设计技术,并总结工艺发展对于低泄漏设计技术的挑...     

一种基于环振的SRAM型FPGA延迟测试方法

提出一种使用环形振荡器对SRAM型FPGA内部延迟进行精确测试的方法。该方法利用SRAM型FPGA的可重构性在其内部构造环形振荡器,通过基准信号对分频后的振荡信号周期进行测量,从而得到环振回路中逻辑部件的延迟值。应用该方法,对一款Virtex-4型FPGA的内部延迟进行测试。结果表明:在环振初始振荡频率小于芯片工作极限频率的情况下,延迟测试的误差小于1 ps,与其他检测FPGA内部延迟故障的方法相比,检测精度有很大的提高,同时,该方法对SRAM型FPGA具有较高的普遍适用性。     

一种用于SRAM快速仿真的模型

根据静态随机存储器(SRAM)电路及版图的设计特点,提出了一种新的可用于SRAM设计的快速仿真计算模型.该模型仿真快速准确,能克服Spice仿真软件对大容量SRAM版图后仿真速度较慢的缺点,在很大程度上缩短了设计周期.同时,它的仿真结果同Synopsys公司的Nanosim软件仿真结果相比偏差小于5%.该模型在龙芯Ⅱ号CPU的SRAM设计中得到了应用;芯片采用的是中芯国际0.18μm CMOS工艺.流片验证了该模型对于大容量的SRAM设计是准确而有效的.     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

CMOS芯片键合失效分析与研究

通过对CMOS芯片引线键合过程中发生铝焊盘剥落和出现"弹坑"两种现象进行分析,明确了该类故障现象的发生是由于键合焊盘受到了不同程度的机械作用而产生的不同程度的损伤.对可能造成该类故障现象的因素进行分析,主要因素有:芯片自身存在结构薄弱或原始缺陷,键合材料、键合参数等匹配不佳,操作中引入的不当因素等.对引线键合的方式和原...     

评测千兆以太网性能的线缆性能测试仪

瑞萨科技公司开发出一种有助于采用65nm制造工艺生产的SRAM（静态随机存取存储器）实现稳定运行的技术。新技术采用了一种直接图形成型布局和读辅助及写辅助电路，以克服采用精细特征工艺技术时由于晶体管固有特性可变性带来的SRAM不稳定问题。采用65nm工艺的存储单元测试芯片包含一个8MB6晶体管型SRAM，利用该芯片对稳定运行能力进行了验证。测试数据显示，利用这种设计方法可以在大批量生产时实现宽泛的整体Vth的可变性——与不采用该方法的情况相比产量可提高两倍以上。其应用包括用于微处理器和系统级芯片（SoC）器件的嵌入式SRAM。     

边界扫描SRAM簇板级互连测试研究

由于边界扫描结构的复杂与费用的关系,在现代电子电路中广泛使用的静态随机存取存储器还很少包含边界扫描结构.本文提出了一种能完全实现SRAM簇互连测试的方法,该方法能检测SRAM簇控制线、数据线和地址线的板级互连故障,且测试长度较短.     

摩托罗拉按数字键自动清除

故障现象:一部摩托罗拉A6188手机,在拨电话号码时,拨出几位数字后会自动清除前面几位数字。如:拨123456789,当1234拨完后再拨5时,前面的1234自动被清除,有时正常,有时不正常,进入别的菜单时也经常出错,故障没有规律。分析与检修:该故障一般是PDA资料问题,重写即可解决,也有很少一部分是显示屏问题,更换显示屏也能解决。将该手机重写PDA、更换LCD显示屏和SRAM,甚至重新