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采用传统固相法制备了Ca1-xBaxCu3Ti4O12(x=0, 0.005, 0.010, 0.020, 0.030, 0.040, 0.050, 0100,摩尔分数) 陶瓷。用X线衍射仪、扫描电子显微镜、介电温谱测试系统及阻抗测试仪研究了Ba2+掺杂量的变化对Ca1-xBaxCu3Ti4O12陶瓷的相结构、微观形貌及电性能影响。研究结果表明,随着Ba2+掺杂量的增加,陶瓷试样产生了第二相CuO,同时Ba2+掺杂使CaCu3Ti4O12的晶格常数增大。Ca1-xBaxCu3Ti4O12陶瓷的晶粒尺寸随Ba2+掺杂量的增加而减小,气孔率随之降低。掺杂适量的Ba2+可有效降低CaCu3Ti4O12陶瓷的介电损耗,也可降低相对介电常数随温度的变化率。一定量的Ba2+掺杂还能增加CaCu3Ti4O12的晶界电阻。 相似文献
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采用固相反应法制备了Bi4Ti3-xNbxO12+x/2(x=0~0.090,BTN)铁电陶瓷,研究了Nb掺杂量对BTN陶瓷铁电性能的影响。结果表明,适量的Nb掺杂可显著提高材料的剩余极化强度Pr,一定程度上降低矫顽场强Ec,并减小BTN陶瓷的平均晶粒尺寸(1~2μm)。当x=0.045时,陶瓷的综合性能较好,即有较高的2Pr(0.27×10–4C/cm2)和较小的2Ec(7.43×104V/cm),其剩余极化强度与未掺Nb的Bi4Ti3O12陶瓷相比,提高了近3.8倍。 相似文献
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Bi2O3过量对熔盐法制备Bi4Ti3O12粉体的影响 总被引:1,自引:0,他引:1
以NaCl-KCl熔盐法制备了各向异性的Bi4Ti3O12粉体,研究了w(Bi2O3过量)对粉体的影响,优化了制备Bi4Ti3O12粉体的工艺参数。结果表明:w(Bi2O3过量)为7.5%,1100℃烧结2h所得到的Bi4Ti3O12粉体微观形貌最佳,并探讨了Bi4Ti3O12粉体在熔盐中的生长机理。 相似文献
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以低εr的ZnNb2O6为基体,以高εr的CaCu3Ti4O12(CCTO)为增强体,研究了CCTO-ZnNb2O6复合材料体系的介电逾渗行为以及高温下的固相反应。结果表明:当CCTO体积分数超过51.0%时,εr突然跃迁,达到5600,表现为介电逾渗。CCTO与ZnNb2O6在900℃以上会发生固相反应,生成Cu0.5Ti0.5NbO4、CaNb2O6、Zn2TiO4及一种与CCTO衍射峰相似、晶格常数比CCTO略大的未知物质,分析认为该未知物质是Nb5+取代CCTO中部分Ti4+而形成的固溶体。 相似文献
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SrBi4Ti4O15陶瓷的制备及其电学行为 总被引:3,自引:1,他引:2
采用高强度机械混合的特殊液相沉淀法,以Sr(NO3)3、(C4H9O)4Ti和Bi(NO3)3·5H2O、为原料,制备了SrBi4Ti4O15纳米粉体。研究了前驱体的煅烧温度,粉体结构、粒度,陶瓷的烧结温度及其电性能。结果表明:制得的纳米级SrBi4Ti4O15粉体分散性好、粒径分布范围窄,显著降低了其烧结温度,较之普通固相法至少降低100℃,且粉体烧结活性较高,瓷体致密化温度在970~1000℃,成瓷效果良好。在100Hz以下,εr和tanδ随频率增加显著变小。 相似文献
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采用固相反应法制备了BiFeO3掺杂的CaCu3Ti4O12(CCTO)陶瓷,研究了BiFeO3掺杂量对CCTO陶瓷的烧结性能、晶体结构和介电性能的影响。结果表明,BiFeO3掺杂改善了CCTO陶瓷的烧结性能。随BiFeO3掺杂量的增加,CCTO陶瓷的晶格常数和εr均先增大而后减小;而tanδ先几乎不变而后增大。当x(BiFeO3)为0.5%,1040℃烧结的CCTO陶瓷样品在1kHz时具有巨介电常数(εr=14559)和较低的介质损耗(tanδ=0.12)。 相似文献
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采用固相反应法制备了CaCu3Ti4O12(CCTO)高介电陶瓷材料,X-射线衍射的结果表明,制备的样品为体心立方结构,晶格常数a=0.737 8 nm。光电子能谱研究结果显示,在CCTO样品中出现了Cu3 和Ti3 ,O1s芯能级谱出现双峰特征。 相似文献
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采用sol-gel法在FTO/玻璃底电极上制备了BiFeO3/Bi4Ti3O12多层薄膜。研究了室温下薄膜的结构,铁电和漏电流性质。结果表明,相对于纯的BiFeO3薄膜,BiFeO3/Bi4Ti3O12多层薄膜具有更低的漏电流,表现出较强的铁电性,在4.40×105V/cm的测试电场强度下,剩余极化强度为3.7×10–5C/cm2。在2.00×105V/cm的测试电场强度下,BiFeO3和BiFeO3/Bi4Ti3O12薄膜的漏电流密度分别为10–5和10–7A/cm2。 相似文献
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《电子元件与材料》2016,(10):20-24
采用固相法制备了Ca_(1-x)Gdx_Cu_3Ti_4O_(12)(x=0~0.09)陶瓷系列样品,利用X射线衍射、Raman光谱和正电子湮没等技术手段,对系列样品的微观结构、缺陷浓度进行测试和表征。结果表明,在整个掺杂范围内体系未发生结构相变,掺杂引起体系晶格膨胀、分子极化率增加;随Gd掺杂量x的增加,空位型缺陷增加。电性能测试结果表明,适量Gd掺杂(x=0.01)有利于改善体系的压敏性能,而过量Gd掺杂(x=0.07~0.09)会阻碍晶界势垒的形成,因而抑制体系的压敏性能。讨论了体系微观结构、空位型缺陷浓度及晶界势垒高度等因素对体系压敏性能的影响特征。 相似文献
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