机载光纤通道关键测试技术研究

随着航空电子系统的发展,航空计算领域对数据传输速度的要求越来越高,复杂的网络计算环境要能够高速传输大量机载设备的计算数据.传统的机载网络系统已经不能够满足复杂计算的需求,这就需要需要将新的光纤通道技术应用到航空测试系统中来.本文就基于机载光纤通道(Fiber Channel,FC)进行简要概述分析,同时就机载FC中的关键测试技术进行深入研究.     

一体化雷达视频综合采集系统的设计与实现

针对雷达视频信号采集中存在的通道数量多、数据率高以及硬件平台多样化等问题,设计实现了一种可重构的一体化雷达视频综合采集系统.该系统以FPGA为核心,实现了一部雷达中相互独立的多路雷达视频指令信号的统一接入与一体化采集,通过LVDS接口将采集到的数据统一发送至数字收发平台,输出数据速率达到7.2 Gb/s;同时利用FPGA的可重构特性,设计了以ARM作为主控核心的重构器,在不改变硬件平台的情况下,实现了多种型号雷达视频信号采集系统的平滑兼容.测试结果表明,本系统采集的数据具有较高的准确性,并且平台扩展性较好,可以为多种型号雷达的多种视频信号的一体化采集提供统一平台.     

基于FPGA的乒乓式存取高速数据采集通道设计

提出一种基于DSP+FPGA+2块RAM+高速A/D的乒乓式存取高性能数据采集通道,设计FPGA控制两片SRAM轮流存储和读取数据的高速数据通道的控制电路,构建实时高速、大容量的数据采集和信息处理系统,有效地实现DSP处理数据过程中不间断采集数据.论述了乒乓式存取和系统电路的工作原理,FPGA内部各功能模块的设计,DSP控制FPGA工作模式通过仿真得到总时序控制图,数据采集率达到6 MSPS,达到了自动、高速、大容量、实时采集的目的.     

基于IPS的DNS协议解析引擎的设计

在对传统的网络安全技术进行研究的基础上,设计和实现了基于IPS的DNS协议解析引擎。阐述了DNS协议解析引擎的总体框架,建立了相关的模型。该引擎采用先进的NEL语言开发平台,实时地检测出异常流量,实现了实时、高性能的网络安全。     

C波段集中式光纤喇曼放大器的研究

在PTDS仿真平台上,对C波段集中式光纤喇曼放大器特性进行了仿真试验,设计出一个参数得到优化的集中式光纤喇曼放大器,并对掺铒光纤放大器和光纤喇曼放大器在改善10 Gb/s系统性能方面作了比较。结果表明光纤喇曼放大器的性能优于掺铒光纤放大器。     

基于Mediastreamer2的嵌入式语音终端的实现

Mediastreamer2是一个跨平台轻量级多媒体流技术引擎,非常适合用于VoIP系统的开发.设计了在嵌入式终端中实现基于SIP协议的软电话的方法.硬件以ARM11为平台,软件以Linux系统为平台,信令协议采用eXosip2,并应用Mediastreamer2来完成多媒体通信.     

40Gb/s单通道光纤传输系统研究

提出了一种比特率为40 Gb/s的单通道传输系统的设计方案,通过大量的数值仿真研究了在单波长传输系统中放大器间隔、脉冲占空比、色散补偿因子、色散补偿系数、光纤的入纤功率等参数对系统传输性能的影响,并根据这些影响关系设计了一个九段的光纤传输系统,其传输距离为928 km。仿真结果对单波长和多波长40 Gb/s光纤传输系统的设计具有指导意义。     

基于FPGA的UDP/IP协议栈的研究与实现

针对视频、音频数据流的数据量大、速率高、实时性强等特点,通过深入研究UDP传输协议特点以及UDP/IP协议栈体系结构,提出采用现场可编程门阵列（FPGA）和物理PHY芯片Marvell 88E1111作为系统平台的设计方案。采用自顶向下的设计方法,完成对各个模块的整合,通过功能仿真验证系统功能,并给出UDP/IP协议栈通信仿真结果,结果表明协议栈能够按照标准UDP/IP协议对数据进行封包和解包;在XILINX公司开发的ML605硬件开发平台上测试了UDP/IP协议栈系统的通信性能,通信效率测试结果表明,实际通信效率明显优于其它实现方案。通过在FPGA内实现UDP/IP协议栈,便于系统集成且具有移植性高的特点,系统充分利用了千兆以太网更高传输带宽的优点,特别适用于大数据量的传输环境。     

用以太网物理层芯片实现的雷达远程通信

针对特定环境下雷达数据的远程传输问题,设计一种利用以太网物理层芯片,采用光纤实现的新方法,给出了系统实现的结构框图;讨论了通信协议的制定,并比较了该协议与以太网MAC层协议的异同;给出了系统中关键模块的快速可编程门阵列设计实现和仿真及试验结果。其结果是系统具有实现简单、可靠性高的优点,在雷达数据远程传输中应用前景广泛。     

基于FPGA的光纤式高速串行同步通信

随着电力电子系统中基本功能模块的数量越来越多,各模块相互间的干扰也不断增加.针对该问题,设计了基于FPGA的光纤式高速串行同步通信.该通信方式以曼彻斯特码作为数据编解码算法,以光纤为通信媒介并采用CRC校验对解码数据进行校验,保证了数据传输的快速性、准确性及抗干扰性.经过Modelsim仿真波形分析及搭建硬件测试波形分析,验证了该设计的可行性和准确性.     

SM4算法的FPGA优化实现方法

数据加密是保证信息安全的重要手段之一.SM4算法具有安全性强、效率高和易于硬件实现等优势,被广泛应用于数据加密领域,而利用硬件特性高效/高速实现SM4算法成为当前研究的热点.针对SM4算法提出的4套硬件架构,并在XILINX KINTEX-7 FPGA上实现.循环型架构面向资源节约优化,消耗193个SLICE,吞吐量为...     

基于FPGA的HDLC协议控制器

为了实现军航管制系统中雷达数据的可靠传输,根据HDLC协议的帧结构和循环冗余校验(CRC)原理,提出了一种新型的基于并行机制的HDLC协议控制器,讨论采用FPGA新技术实现 HDLC协议帧的构成、解析模块及其内部的CRC码生成、检验模块的方法.在FPGA内部采用硬件描述语言(HDL)并行设计多通道的高级数据链路控制(HDLC)协议控制器,该协议控制器有效利用FPGA的片内硬件资源,实现了并行解析和生成多通道的HDLC协议报文,提高了数据通信系统中的多通道扩展性、实时性和稳定性.     

基于ARM和DSP的可重构数控系统

针对柔性化制造的要求,构建了以ARM、DSP为基础的数控系统平台。该平台集成度高、稳定性强,能实现生产过程的高速度、高精度要求;同时巧妙利用SRAM解决了现场可编程门阵列(FPGA)动态重构中的重建时隙问题,实现了基于FOGA的可重构设计,提高了系统的柔性。在硬件基础上引入嵌入式实时操作系统RT-Linux,采用层次化软件设计,提高了数控系统运行的稳定性和任务调度的实时性。试验结果证明该方案是可行的。     

探地雷达回波信号等效采样控制系统硬件设计

针对无载频探地雷达系统具有复杂的系统时序控制的特点,设计了一种利用FPGA配合可编程延时器件和时变增益器件来完成复杂时序控制的硬件系统.该系统由信号处理器DSP发出控制指令并完成后期算法,再通过USB2.0实现与上位机的数据通信,给出并验证了以DSP为核心、以FPGA实现探地雷达数据采集控制的方法,实现了最小半脉宽2ns的等效采样,最小延时0.15ns、最大延时1313.25ns的采样时窗,及理论数据吞吐量为480Mbit/s的数据传输.系统的集成度高,可嵌入应用,硬件易更新.     

主动队列管理算法的现场可编程门阵列硬件实现方案

提出了主动队列管理(AQM)算法的现场可编程门阵列(FPGA)硬件实现方案,以提高算法的执行速度和实时性,降低路由器的资源占用。编写了串口通信程序来实现FPGA与软路由器(IPCop)的数据传输,并将该实现方案应用于随机早期检验(RED)算法。实验结果表明,在硬件层面上实现了FPGA与路由器的通用通信接口以及RED算法快速、有效的拥塞控制功能,为FPGA实现其他AQM算法提供了一种有效可行的方案。     

10Gb/s和40Gb/s RZ-DPSK电预失真系统中非线性效应的研究

通过仿真研究了10和40Gb/s RZ-DPSK电预失真(EPD)系统中的自相位调制(SPM)和交叉相位调制(XPM)等非线性效应。EPD系统中的非线性效应比光色散补偿(ODC)中的大,但在不同比特率下非线性效应不同。对800km标准单模光纤(SSMF)传输的仿真的结果表明:单信道传输时受到SPM影响,比特率为10Gb/s的EPD系统的非线性阈值比ODC系统的小6dBm以上,而当比特率为40Gb/s时的EPD系统非线性阈值只比ODC系统小2dBm。波分复用(WDM)系统中受到SPM和XPM的影响,比特率为10Gb/s的EPD系统的非线性阈值比ODC系统的小6dBm,而比特率为40Gb/s时的EPD系统非线性阈值比ODC系统的小2dBm。研究结果表明,当比特率升高时,EPD系统的非线性效应减弱。     

基于FPGA的精确时钟同步方法

为实现分布式系统高精度同步数据采集和控制的实时性要求，提出了一种基于工业以太网的分布式控制系统时钟硬件同步方法.基于高速数字逻辑硬件方法解析IEEE1588时间同步协议，采用硬件描述语言（VHDL）和现场可编程逻辑门阵列（FPGA）设计时间戳截获、晶振频率补偿、时钟同步算法等模块，为嵌入式实时控制系统构架高精度的硬件时钟同步方案，该方法解决了传统的基于嵌入式软件的时钟同步方案中时间戳不稳定、同步精度低等问题.对基于工业以太网的分布式控制系统进行了动态测试验证，实际测试数据表明系统各节点达到了亚微秒级的时钟同步精度，长期运行结果验证了系统同步精度的稳定性.     

采用0.18 μm CMOS工艺的高速模拟自适应判决反馈均衡器

采用0.18 μm CMOS工艺设计实现适用于高速背板通信的2抽头模拟自适应判决反馈均衡器(DFE). 采用半速率结构提高电路工作速度, 降低功耗, 并设计由乘法器和积分器构成的模拟最小均方(LMS)自适应电路. 为了改善自适应算法的效果, 对模拟LMS电路进行优化设计, 使其既满足自适应算法的收敛性和稳定性要求, 又能获得较小的积分误差, 并且积分器能够输出稳定的偏置电压. 包括整个焊盘在内的芯片面积为0.378 mm². 测试结果表明：电路自适应开启时能够对4 GHz损耗为12 dB的信道进行有效补偿, 且垂直张开度和水平张开度分别达到275.5 mV和72 ps, 均衡效果明显优于自适应关闭状态. 当电源电压为1.8 V、工作速度为8 Gb/s时,电路的功耗为49.9 mW. 所设计的模拟自适应DFE电路更适用于25 G及以上的高速通信链路系统.     

电磁泄漏型硬件木马设计与检测

针对集成电路在设计或制造过程中容易受到硬件木马的攻击,从而威胁芯片与硬件安全性的问题,介绍了硬件木马的基本原理及其分类方法,在此基础上设计了一种电磁泄漏型硬件木马,该木马电路能通过电磁发射的方式泄漏密码芯片的密钥.搭建了基于现场可编程门电路FPGA的AES（Advanced Encryption Standard）加密电路测试平台,利用旁路分析的方法,对该种结构类型的硬件木马电路进行了检测与分析.实验结果表明：该硬件木马电路能在使用者毫不知情的情况下成功获取128位的AES加密密钥;硬件木马检测方法能发现AES加密电路中的这种木马电路,并实现10^-2 的检测分辨率.