16-Bit三阶级联结构Sigma—Delta调制器的设计

设计一款可应用于压力传感器的高精度三阶2—1级联结构Sigma—delta调制器。MatlabSimulink建模仿真表明,信号带宽为500Hz,过采样率为128的情况下,该调制器信噪比高达119dB。通过对调制器非理想因数的分析,采用典型的0．35μm工艺整体实现该调制器,并用Spectre仿真,电路信噪比可达106．2dB,高于16住要求的98dB,整个调制器的功耗约为7mW。     

一种0.13μm-200MHz高速连续时间Sigma-Delta调制器设计

本文在SMIC 130 nm CMOS工艺条件下设计一种高速连续时间Sigma-Delta调制器.该调制器采用了单环3阶一位量化正反馈结构,在采样时钟为128 MHz和过采样率为32的条件下,通过spectre和Matlab仿真验证.该调制器达到了2 MHz的信号带宽和75 dB的动态范围,在1.2V电源电压下其总功耗为20mW.     

2.2MHz,8.3mW多位量化连续时间Sigma-Delta调制器设计

本设计完成了一款2.2MHz、8.3mW连续时间Sigma-delta调制器,可应用于无线通信领域.与传统的离散结构相比,连续结构在实现兆赫兹以上带宽的同时,显著降低了功耗,并且在低电源电压下也有很好的发展潜力.此Sigma-delta调制器采用前馈单环三阶四位量化结构,考虑了非零环路延时效应,设计了补偿网络.在标准0.18μm CMOS工艺下,完成了调制器电路的设计.经过Cadence Spectre仿真验证,调制器的信号带宽为2.2MHz,动态范围为69dB,在1.8V电源电压下,电路总功耗仅为8.3mW.     

连续时间型ΣΔ调制器的系统级设计和建模方法

采用冲激不变法把z域环路滤波器变换到s域,并对连续时间型ΣΔ调制器设计中的非理想因素进行系统级建模和仿真。基于低功耗设计考虑,调制器采用有源-无源混合型环路滤波器,并通过离散时间微分技术移除信号求和模块。设计实例实现了一个五阶3-bit连续时间型ΣΔ调制器,采用SMIC0.18μm1P6M标准CMOS工艺验证。芯片工作在1.8V电源电压和128MHz时钟频率,在1MHz的信号带宽内,调制器的动态范围为84dB,峰值SNR和SNDR分别为80dB和78dB,功耗为9mW。测试结果验证了设计技术和建模方法。     

一个用于GSM的80dB动态范围∑-△调制器

设计了一个用于GSM系统的Sigma-Delta调制器.GSM系统要求信号带宽大于200 kHz,动态范围大于80dB.为了能取得较低的过采样率以降低功耗,采用了级联结构(MASH)来实现,与单环高阶结构相比,它具有稳定及易于实现的优点.设计工作时钟为16MHz,过采样率为32,基带带宽为250 kHz,电路仿真可以达到最高82dB的SNDR和87dB的动态范围.芯片采用SMIC 0.18μm工艺进行流片,面积为1.2mm×1.8mm.芯片测试效果最高SNDR=74.4dB,动态范围超过80dB,测试结果与电路仿真结果相近,达到了预定的设计目标.芯片工作在1.8V电源电压下,功耗为16.7mW.     

一个用于GSM的80dB动态范围∑-△调制器

设计了一个用于GSM系统的Sigma-Delta调制器.GSM系统要求信号带宽大于200 kHz,动态范围大于80dB.为了能取得较低的过采样率以降低功耗,采用了级联结构(MASH)来实现,与单环高阶结构相比,它具有稳定及易于实现的优点.设计工作时钟为16MHz,过采样率为32,基带带宽为250 kHz,电路仿真可以达到最高82dB的SNDR和87dB的动态范围.芯片采用SMIC 0.18μm工艺进行流片,面积为1.2mm×1.8mm.芯片测试效果最高SNDR=74.4dB,动态范围超过80dB,测试结果与电路仿真结果相近,达到了预定的设计目标.芯片工作在1.8V电源电压下,功耗为16.7mW.     

设计Sigma-Delta A/D调制器结构

介绍Sigma Delta调制的基本原理。重点根据不同调制器结构的特性和产品的总体性能要求设计合适的调制器结构,实现其具体的电路总体结构,分析该电路结构特性对电路模块设计的影响,给出电路模块的设计原则和指标。芯片已在中芯国际0.18μm工艺线上流片成功,工作频率6.144 MHz,动态范围90 dB,信噪比88 dB,功耗9.4 mW,总谐波失真0.024 8%。     

一种采用斩波一稳零技术的低功耗Delta—Sigma调制器的设计

采用TSMC0．18μm CMOS混合信号1P6M工艺实现了一种应用于信号检测系统的低功耗Delta--Sigma调制器．该调制器采用单环积分器级联反馈（CIFB）结构降低了电路的复杂度,并采用Chopper-Stabilization技术降低了系统的直流失调和1／f噪声,提高了电路的低频特性．调制器采用1．8V电源电压,整体功耗仅为2mW,版图尺寸1．25×1．3mm^2．仿真结果表明,该调制器在50kHz信号带宽范围内,可以达到92dB的信噪失真比,99．3dB的动态范围和15bits的有效位数,满足传感器信号检测系统的要求．     

一种级间运放共享的MASH结构Σ-Δ调制器

基于55 nm CMOS工艺,设计了一种级间运放共享的级联噪声整形(MASH)结构Σ-Δ调制器。采用2-2 MASH结构对调制器参数进行了设计。对经典结构的开关电容积分器进行了改进,并应用到调制器电路的设计中,实现了两级调制器之间的运放共享,在达到高精度的同时减少了运放的数量,显著降低了MASH结构调制器的功耗。仿真结果表明,在3.3 V电源电压下,调制器信噪失真比为111.7 dB,无杂散动态范围为113.6 dB,整体功耗为16.84 mW。     

一种斩波稳定4阶单环Σ-Δ调制器

设计了一种适用于加速度计接口电路的全差分Σ-Δ调制器。该电路基于1位量化的4阶单环前馈结构,利用根轨迹法分析了该高阶系统的稳定性,采用斩波稳定技术降低了低频噪声和失调电压。电路采用标准CMOS工艺流片,测试结果显示,在5 V电源电压和250 kHz采样频率下,功耗约为20 mW;当过采样率为125时,不带斩波技术的调制器的SNR为89 dB,带斩波技术调制器的SNR为99 dB。通过对比测试,验证了设计思路的正确性。     

1.8V电源电压81dB动态范围的低过采样率ΣΔ调制器

采用222级联全差分结构和低电压、高线性度的电路设计实现了高动态范围、低过采样率的ΣΔ调制器.在1.8V工作电压,4MHz采样频率以及80kHz输入信号的条件下,该调制器能够达到81dB的动态范围,功耗仅为5mW.结果表明此结构及电路设计可以用于在低电压工作环境的高精度模数转换中.     

低功耗Sigma Delta调制器的建模与设计

针对Sigma Delta ADC在实现高精度的同时如何降低系统功耗这一问题,通过进行建模分析,得出满足精度需求的最低性能指标。并对二阶Sigma Delta调制器的非理想因素进行数学建模分析,在满足ADC精度的同时对ADC组成模块的最低性能指标进行分配,利用SDtoolbox进行仿真验证。基于CSMC 0.5 μmCMOS工艺,在5 V电源电压下,对调制器进行了电路级设计。结果显示在模块最低性能时,调制器输出信号的带内信噪比为835 dB,总功耗为18 mW。     

低电压全差分运算放大器的优化设计

设计了一种适合于带通SigmaDelta调制器的低电压低功耗全差分跨导放大器。在采用增益提高技术和尾电流复制技术的基础上,对电路参数进行优化,使运放获得了较高的性能。采用0.35μmCMOS工艺,模拟结果表明,环路带宽为278MHz,直流增益大于80dB,输入阶跃为4V时,在0.1%的精度下建立时间为9.1ns,动态范围达到83.2dB,电源电压为2V,总的功耗为4.2mW。     

A 1.1 mW 87 dB dynamic range ΔΣ modulator for audio applications

This paper presents a 1.1 mW 87 dB dynamic range third order AS modulator implemented in 0.18 μm CMOS technology for audio applications.By adopting a feed-forward multi-bit topology,the signal swing at the output of the first integrator can be suppressed.A simple current mirror single stage OTA with 34 dB DC gain working under 1 V power supply is used in the first integrator.The prototype modulator achieves 87 dB DR and 83.8 dB peak SNDR across the bandwidth from 100 Hz to 24 kHz with 3 kHz input signal.     

一款用于驱动耳机的低噪声低功耗音频功率放大器的设计

报道了一款低噪声、低功耗、增益可调的音频功率放大器的设计.该功率放大器在电源电压为5V,输入信号频率为1kHz,驱动负载为16Ω,输出功率为120mW时的总谐波失真仅为0.1%.此音频功率放大器的增益允许以每台阶为1.5dB在+12～-34.5dB之间变化,共32个台阶,内部的放大器电路是该用于驱动耳机的音频功率放大器的核心.介绍了功率放大器的电路结构、放大器的主要模块、最终版图和测试结果,最后此电路在上华0.6μm双层多晶硅、双层金属的CMOS工艺上实现.     

5.6GHz CMOS低噪声放大器设计

分析了一种射频COMS共源-共栅低噪声放大器的设计电路,采用TSMC 90nm低功耗工艺实现。仿真结果表明:在5.6GHz工作频率,电压增益约为18.5dB;噪声系数为1.78dB;增益1dB压缩点为-21.72dBm;输入参考三阶交调点为-11.75dBm。在1.2V直流电压下测得的功耗约为25mW。     

An Architectural Comparison and CMOS Implementation of Sixth-Order Cascaded ΣΔ Modulator

A sixth-order cascaded sigma-delta modulator isreported aiming low power data-converter architectures.Behavioral simulation shows that the cascaded (2-1-1-2)architecture is the most robust in terms of noiseperformance and accuracy. A prototype of this architecture was fabricated using a 2 m analogCMOS process. Measured results indicate that the modulator achieved 89 dB (14.8-b) peak in-bandsignal-to-noise ratio (SNR) and 92 dB (15.3-b) dynamicrange (DR) for a 32 kHz bandwidth, at a sampling rate ofonly 1 MHz. The modulator dissipated 79 mW from a±3.3 V supply voltage and only 45 mW from a±2.5 V supply voltage with negligible SNRdeterioration. Process scaling and supply-voltagescaling can thus drastically reduce power dissipationusing this architecture while maintaining high SNR andDR performance.     

CMOS宽带可编程增益低噪声放大器

给出了一种可应用于中国移动多媒体广播(CMMB)调谐器的宽带(470~860 MHz)可编程增益低噪声放大器。该电路在UMC 0.18μm RF CMOS工艺下实现,芯片面积为0.37 mm2(不包括ESD pad)。芯片测试结果表明,在1.8 V的电源电压下功耗为30.2 mW,该电路可实现-6.8~32.4 dB的增益动态变化范围,0.5 dB步长,最高增益下单端信号噪声系数小于3.8 dB。     

0.9V2.4GHz CMOS低噪声放大器设计

使用TSMC0.18μm RF CMOS工艺,设计一个低电压折叠式共源共栅结构低噪声放大器(LNA).利用性能系数FoM(Figure of Merit)衡量其整体性能,并通过仿真找到使FoM最大的偏置电压.使用Cadence SpectreRF仿真表明,在0.9V电源下,2.4GHz处的反射系数良好.噪声系数NF仅为...