CCSDS标准的Turbo译码器的硬件设计

Turbo码具有接近Shannon信道理论极限的译码性能,CCSDS在保留原编码方案的前提下已将其加入遥测信道编码建议书。在简要介绍CCSDS标准的编码结构以后,概述了相应的Turbo码译码器的硬件设计方案。详细介绍了具体的设计流程,最后给出了设计结果。     

Turbo乘积码编码器的FPGA设计与实现

Turbo乘积码(Turbo Product Codes)是一种先进的前向纠错(FEC,Forward Error Correction)信道编码,纠错性能好,编码效率高,同时由于其编码构造采用了线性分组码,所以译码方法简单,实现复杂度低。本文对Turbo乘积码编码技术进行了研究,给出了编码器的FPGA设计实现方案,该编码器的设计在Xilinx公司Virtex-II系列的FPGA平台上进行了实验验证。实验结果表明,本设计的编码器满足预期指标要求。     

基于CCSDS标准RS码的硬件实现

CCSDS经过20多年的发展已经成为卫星通信标准。本文实现了符合CCSDS标准RS（255，223）码的硬件实现。译码器采用时域译码算法，主要包括有限域并行乘法器、BM迭代算法、钱搜索算法和Forney算法，其运算结构规则，具有一定的通用性，因此适合于VISI实现。整个设计采用FPGA实现。     

FPGA实现WCDMA系统中Turbo码解码方法

本文研究了移动通信系统中比较重要的一种前向纠错码─—Ｔｕｒｂｏ码,并提出了来用单片ＥＰＧＡ实现Ｔｕｒｂｏ码解码的ｌｏｇ－ＭＡＰ算法实时实现,给出了硬件实现的逻辑框图。     

符合CCSDS标准的RS(255,223)译码器算法与FPGA实现

介绍了符合CCSDS标准的RS(255,223)码的参数与译码器结构,给出了一种改进型无逆BM算法用于求解关键方程,使用Verilog语言完成了基于该算法的译码器设计与实现.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

Turbo码硬件实现探讨

在介绍Turbo码的基础上，探讨了Turbo的硬件实现方案，并对此码的应用前进进行了综述。     

IEEE 802.16d中卷积Turbo码编码器的FPGA实现

本文研究了卷积Turbo码的编码结构,探讨了编码器实现过程中的一些关键问题。结合IEEE802．16d协议中提出多进制编码的方案,以CycloneII系列FPGA芯片为硬件平台,实现了多进制卷积Turbo码编码器,仿真结果证明该编码器的正确性及合理性。     

无人机数据链中Turbo码研究与FPGA实现

无人机数据链系统与地面控制站进行的是遥测数据、侦察图像和遥控指令传输,因此高质量的通信是确保无人机数据链发挥效能的关键。针对无人机信道的特点和要求,研究分析了无人机信道的统计模型,重点分析了影响Turbo码性能的一些主要因素,采用硬件描述语言VerilogHDL实现了Turbo码编译码器的FPGA设计。实验结果表明,在纠错能力范围内,该设计方案能够正确纠错并译码,并且具有较高的译码速率,提高了无人机数据链的通信质量和抗干扰性能。     

Turbo码的DSP和FPGA实现之比较

Turbo码以其优异的纠错性能,在移动通信系统中倍受重视。为了能在工程实践中更准确地控制信号处理所需要的时间,更有效地优化硬件资源的分配布局,选择以哪种方式实现Turbo码成为引人关注的问题。针对该问题,在介绍Turbo码的编译码算法原理基础上,对编码器和基于Max-Log-Map算法的译码器分别进行了FPGA和DSP设计与实现,并比较了这2种方式在处理时间、资源占用以及实现难易程度上的差异,为工程应用提供了的数据参考。     

一种基于FPGA的Turbo码译码器的设计

主要论述了一种基于FPGA的Turbo码译码器的设计。首先简单介绍了编码器和交织器的原理;然后介绍了基于Max-Log-MAP算法的译码器原理,详细论述了各个子模块;最后给出了系统仿真的误码率图形。     

CCSDS中位平面编码的FPGA优化实现

CCSDS图像压缩算法是空间数据系统咨询委员会针对深空探测图像制定的图像压缩标准.该算法的码率可控、复杂度较低,而且算法结构适合于硬件实现,支持对空间数据的高速实时处理.给出了基于可编程逻辑电路硬件的位平面编码算法的设计与实现方法,并通过分析直流、交流系数编码过程中各模块内部和模块间的关系,设计了流水线,使系统处理速度...     

一种混合结构高速LDPC编码器的FPGA实现

分析了准循环低密度奇偶校验码生成矩阵的结构特点,讨论了硬件可实现的三种常见编码器结构,提出了一种混合结构的FPGA实现方法。通过利用循环矩阵的结构特性,增加少量硬件开销,就可以实现编码器高速编码,满足高速通信需求,吞吐量达1.36Gb/s。     

基于FPGA的DVB-S2通用LDPC编码器设计与实现

研究了一种用FPGA实现DVB-S2标准的LDPC码高速通用编码器的设计方法.设计采用流水线技术和全并行结构相结合的方法,提高了编码效率.FPGA仿真结果和综合报告表明,设计的LDPC码编码器具有通用性,能够针对DVB-S2中两种码长、11种码率的LDPC码进行编码,且时钟频率达到了114 MHz,适用于DVB-S2标准.     

RS连续编码器的FPGA设计与实现

介绍了Virtex-Ⅱ系列FPGA(现场可编程门阵列)的时钟管理模块DCM(数字时钟管理器)的结构和功能,详细分析了RS(Reed-Solomon)码编码器的工作过程,提出了一种连续RS编码器设计方案,给出了硬件电路和控制时序图。     

基于FPGA增量式编码器的接口设计与实现

光电增量式编码器,又称光电角位置传感器,是电气传动系统中用来测量电动机转速和转子位置的核心部件。分析了光电编码器4倍频原理,提出了一种基于可编程逻辑器件FPGA对光电增量式编码器输出信号4倍频、鉴相、计数的具体方法,它对提高编码器分辨率与实现高精度、高稳定性的信号检测及位置伺服控制具有一定的现实意义。经实际项目论证,该...     

Reed-Solomon编译码器的设计与FPGA实现

RS(Reed-Solomon)码是一类重要的线性分组码,具有很强的纠错能力,被广泛地应用于各种现代通信系统中。译码器采用修正的欧几里德算法(MEA),并在实现中使用一种新的伽罗华域乘法器,从而降低RS码编译码硬件实现的复杂度。并利用VerilogHDL语言实现了RS(255,249)码的编译码器各个模块的功能。     

符合CCSDS标准的动态可重构LDPC编码器的FPGA设计

CCSDS标准的LDPC生成矩阵具有分块循环特征,并且各种码率的生成矩阵的校验部分都可以分解为8×x的形式,提出利用CCSDS标准的LDPC的特点设计动态可重构LDPC编码器。首先提出了LDPC编码器码速率重构的4种模型,然后分析了功能重构的关键技术模块,最后对码速率重构进行了仿真,并对仿真结果和综合结果进行了分析,结果与理论分析一致。     

CDMA2000系统中前向链路卷积编码器的FPGA实现

为了缩短卷积编码器设计周期,使硬件设计更具灵活性,在介绍卷积编码器原理的基础上,论述了一种基于可编程逻辑器件,采用模块化设计方法,利用VHDL硬件描述语言实现CDMA2000系统前向链路卷积编码器的方法,给出了在QuartusⅡ软件下的仿真结果,并在FPGA器件上验证实现。仿真和实验都证明了这种方法的可行性和正确性。     

CCSDS中二维整数小波变换的FPGA实现方法

CCSDS空间图像压缩标准(CCSDS 122.0-B-1)的核心算法之一是三级二维小波变换,此变换适合用可编程逻辑电路实现。文章介绍了整数9/7小波变换的特点,提出了一种基于FPGA的二维变换快速实现结构,该方法利用FPGA内部Block RAM进行行暂存,实现了行列同时变换的效果,节省了内部寄存器资源,并获得了较高的数据吞吐率。在此基础上,文章还给出了两种适用于不同需求的多级变换架构,并通过仿真验证了其合理性。     

CCSDS高光谱图像压缩算法的FPGA实现

最近空间数据系统咨询委员会（Consultative Committee for Space Data System,CCSDS）正式发布了CCSDS 123.0-B-1标准.该标准是星载高光谱图像无损压缩以及近无损压缩的国际通用标准.为了减少图像数据存储的容量,降低传输带宽,提高传输速率以及实现实时传输,本文简要介绍了最新的CCSDS算法标准,并采用该算法标准解决了高光谱图像的大容量问题.基于现场可编程门阵列（Field-Programmable Gate Array,FPGA）硬件的逻辑实现包括预测器的逻辑描述和编码器的逻辑描述.最后,比较了基于FPGA硬件逻辑实现的高光谱图像无损压缩仿真以及该算法和JPEG-LS算法的压缩特性.结果表明, CCSDS压缩算法可满足高光谱图像压缩比为2：1的要求.