拆分粒度对FPGA可拆分逻辑结构性能的影响

可编程逻辑块是现场可编程门阵列(FPGA)的核心组成部分(主要由查找表(LUT)和寄存器构成),它的内部结构设计一直是研究的重要方向。可拆分逻辑结构给电路实现带来了灵活性。本文以6-LUT作为研究对象,从拆分粒度的角度出发,研究不同的可拆分因子(N=1,2,3,4)对电路性能带来的影响。仿真实验基于开源的FPGA CAD工具(ABC和VPR)和VPR测试电路集,实验结果表明：a) 不同可拆分因子对电路关键路径延时影响不大;b) 可拆分因子为2时,电路使用资源的面积和面积-延时积均最小,呈现更好的性能。     

一种采用四/五输入可配置查找表结构和优化进位链的新型FPGA

本文提出了一种FPGA可编程逻辑单元中新型的查找表结构和进位链结构。查找表被设计为同时支持四输入和五输入的结构,可根据用户需要进行配置,且不增加使用的互连资源;在新型的进位链中针对关键路径进行了优化。最后在可配置逻辑单元中插入了新设计的可配置扫描链。该可编程逻辑单元电路采用0.13μm 1P8M 1.2/2.5/3.3V Logic CMOS工艺制造。测试结果显示可正确实现四/五输入查找表功能,且进位链传播前级进位的速度在同一工艺下较传统进位链结构提高了约3倍,同时整个可编程逻辑单元的面积较之前增大了72.5%。结果还显示,本文设计的FPGA在仅使用四输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4/Virtex 5/Virtex 6/Virtex 7系列FPGA;在仅使用五输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4系列FPGA。     

一种改进型可配置逻辑块的结构设计

可配置逻辑块（CLB）是FPGA中最重要的模块,其主要由查找表、选择器、触发器等子模块组成,可以通过配置来实现组合逻辑和时序逻辑,其性能直接影响到整个FPGA的表现。为了提高CLB的利用率和性能,提出了一种改进型的CLB结构。基于VPR平台对修改后的CLB结构进行架构建模,选用不同类型的基准电路测试了CLB结构对延时和面积等性能的影响。实验结果表明,改进后的结构在关键路径延时平均增大8.86%的前提下,所用CLB数量节省了24.88%,总面积减小了12.95%。且该结构能够在VPR中被正确描述与解析,测试结果对FPGA的结构设计与分析具有参考价值。     

FPGA高性能查找表的设计与实现

从电路角度探讨了查找表(LUT)实现原理,基于双相不交叠时钟,设计实现了一种LUT,能高效地完成移位寄存器与RAM的功能扩展。基于SMIC0.25μmCMOS工艺优化设计了对应的版图,给出了相应的HSPICE仿真结果。此电路结构增强了逻辑块的性能,提高了FPGA的整体效率与灵活性,已被应用于FPGA的设计中。     

基于分段查找表的高速FIR滤波器的设计实现

提出了一种基于分段查找表的高速FIR滤波器的实现结构,该结构可应用于任意阶数的高速FIR滤波器设计中。采用分段查找表代替传统的乘法器、在加法输出级中插入流水线,以提高滤波器的工作速度;同时,通过数据预处理和查找表复用技术,降低了硬件开销。该设计方法已应用于射频识别超高频阅读器接收端的低通滤波器设计中,性能经Altera Stratix II FPGA测试后,可得到最高工作频率为170.44 MHz,比传统结构的提高了96.44 MHz,且硬件资源消耗较少,约为传统结构的三分之一。     

具有高资源利用率特征的改进型查找表电路结构与优化方法

该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提出一种对映射后网表进行统计的评估优化方法,可以对综合映射后网表进行重新组合,通过预装箱产生优化后网表;最后,对所提结构进行了实验评估和验证。结果表明：与Intel公司Stratix系列FPGA相比,采用该文所提优化结构,在MCNC电路集和VTR电路集下,资源利用率平均分别提高了10.428% 和 10.433%,有效提升了FPGA的逻辑效能。     

高阶IIR滤波器的FPGA实现

结合IIR数字滤波器的基本结构,针对分布式算法中查找表规模过大的缺点,采用级联或并联结构,利用多块查找表使得硬件规模极大地减小,提出了并行和串行相结合的设计方案,并且实现了级联方式的10阶IIR低通滤波器。通过试验验证了该方法的有效性和实时性。     

改进查找表译码算法在TPC中的应用研究

TPC(Turbo乘积码)是一种串行级联分组码,它采用简单的行列交织结构,不仅易于硬件实现,而且具有优异的纠错性能。为进一步降低TPC的译码延时,在研究TPC编译码原理的基础上,将改进查找表译码算法引入Chase算法,用于对测试序列的代数译码。以(31,21)BCH码作为TPC子码,仿真分析了TPC的译码性能,对测试序列分别采用传统的查找表算法和快速查找表算法后的TPC译码延时进行了比较。结果表明:相对传统的查找表译码算法,测试序列的代数译码采用新算法,可有效降低TPC的译码延时。     

基于FPGA的可配置内容查找表的设计与实现

提出了一种利用FPGA设计可配置内容查找表的实现方案,该方案以FPGA中的双端口RAM为核心,所实现的查找表具有操作简单,查找速度快,用户可自定义配置等优点。     

图像编解码中IDCT的FPGA实现

在MPEG解码电路中,IDCT是整个解码过程中运算量最大的一部分。介绍一种基于查找表(LUT)实现IDCT的方案,并用Verilog语言在FPGA芯片上得到了实现。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高,FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题,提出了一种采用基于位级联的多查找表分布式算法,并以一个32阶8位低通FIR滤波器为例,验证了所提出的方法。仿真结果表明,采用这种方法大大减少了FPGA硬件资源的耗费。     

基于FRM的DVB-T接收机中高效滤波器的实现

针对DVB-T接收机中数字下变频模对高效滤波的需求,提出了一种采用现场可编程门阵列(FPGA)实现频率响应屏蔽滤波器(FRM)的设计方案,利用分布式算法将乘加运算转化为查找表,并采用分割查找表的方法来解决查找表过大的问题.测试结果表明电路工作正确可靠,满足设计要求.     

布尔函数法实现S盒在FPGA中的应用

S盒是一种非线性部件,在密码算法中占有重要的地位.在密码算法的FPGA实现过程中,S盒的实现一定程度上决定了算法的运行性能.传统的方法是利用FPGA内部集成的存储块生成查找表的方式实现.采用布尔函数方法实现S盒目前应用较少,该方法在某些情况下能提高FPGA中算法的运行性能,在实现输入位宽越小的S盒时越具有优势.文中以AES算法的S盒为例,给出了基于布尔函数实现S盒的步骤及仿真结果和电路延时分析.     

基于Altera FPGA和QuartusII的程控滤波器与扫频测试仪的设计

本系统以Altera公司的FPGA和Nois II为核心,采用运算放大器和模拟开关作为前级小信号放大器,以电流型DAC TLC7528等效为可变电阻,通过模拟电路构建传递函数实现可编程滤波,并通过FPGA查找表的方法数字合成正弦波通过DAC输出,构建了一个放大、滤波和扫频测试综合性系统。可应用与现代测量和各种数据采集系统中。     

FPGA在相控阵波束控制器中的应用

相控阵雷达波束控制器是相控阵雷达的重要组成部分。介绍了分布式波束控制方法,在此基础上应用FPGA（现场可编程门阵列）芯片进行了相控阵16单元子阵波束控制器的设计仿真。基本思想是先脱机计算得到子阵中各个移相器的控制码数据,并将控制码编写成查找表,利用FPGA嵌入式存储块实现查找表。在QuartusⅡ6．0平台下利用VHDL语言对控制电路编程仿真,并下载到芯片中,实现扫描和跟踪模式下对各个移相器的布相。利用FPGA芯片可以降低外围电路的复杂度,有效降低电路引脚数量,提高高频时的可靠性,易于设计修改和维护。仿真结果表明了设计的可行性。     

FPGA多标准可配置I／O接口电路设计

随着FPGA使用的工艺尺寸逐渐减小和芯片设计技术的逐步完善,FPGA与ASIC之间的性能差异也逐渐减小。正因为如此,越来越多的研究开始集中于FPGA中CLB的内部结构与FPGA的布线算法优化。但是,针对FPGA多标准兼容可配置I／O的研究却极少。文章提出了一种能够同时满足多标准接口应用与可动态配置要求的I／O接口电路结构,并已将其应用在某款采用华虹NEC0．22μm工艺的FPGA芯片中。仿真证明,该结构满足设计要求,接口电路性能优于Xilinx的类似结构。     

基于FPGA分布式算法的滤波器设计

设计了FPGA的分布式算法结构和具体的硬件环境。基于FPGA的分布式算法充分利用FPGA的并行处理特性设计算法,简化了滤波器系统设计。采用了分割查找表技术,节省了FPGA硬件资源。对查找表（LUT）中内容经过相应的修改即可方便地实现低通、高通、带通滤波。对基于FPGA分布式算法的滤波器进行了仿真及工况环境下的测试实验。实验结果表明,该算法不仅提高了系统运行速度,而且节省了大量的FPGA资源,还具有极大的灵活性。     

FPGA多标准可配置Ⅰ/O接口电路设计

随着FPGA使用的工艺尺寸逐渐减小和芯片设计技术的逐步完善,FPGA与ASIC之间性能差异也逐渐减小.正因为如此,越来越多的研究开始集中于FPGA中CLB的内部结构与FPGA的布线算法优化.但是,针对FPGA多标准兼容可配置I/O的研究却极少.文章提出了一种能够同时满足多标准接口应用与可动态配置要求的I/O接口电路结构,并已将其应用在某款采用华虹NEC 0.22,μm工艺的FPGA芯片中.仿真证明,该结构满足设计要求,接口电路性能优于Xilinx的类似结构.     

一种高阶线性FIR滤波器设计

为了解决高阶线性FIR滤波器占用查找表资源过多的问题,提出了一种采用对称查找表的分布式结构。利用线性FIR滤波器系数对称的特点,设计了深度更小的对称查找表。采用时分复用技术和流水线技术,有效节约了查找表资源,提高了FIR滤波器的运行频率。在Xilinx XC5VLX110T FPGA芯片上,实现了1 023阶的基于对称查找表的FIR滤波器。结果表明,相比于分段查找表结构,对称查找表结构的FIR滤波器节约了48%的Block Rom资源,提升了15%的最高时钟频率。     

查找表型FPGA的结构分析和应用探讨

分析了基于查找表型结构的大规模可编程逻辑器件FPGA的内部结构,SRAM配置存储器的特．或以及用查找表实现逻辑函数的方法。最后以一位全加盟为例,对于查找表型结构的FPGA的应用进行了探讨。