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介绍了利用FPGA对芯片MCl45193写控制字从而实现对140MHz锁相环加载的具体设计实现过程,并给出了最终的FPGA仿真波形。 相似文献
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讨论了锁相式频率合成器的基本原理,设计了一种通用可编程锁相式频率合成器,介绍了其编程置型格式,提出了一种可提高程控分频器工作频率的电路设计方法,并给出了其模拟波形。该电路的最高合成频率为100MHz最小频率间隔为100Hz,在工程上具有广泛的应用前景。 相似文献
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给出了SDH光接口板频率合成器设计中鉴频鉴相器、数字滤波器、恒温压控振荡器和分频电路的设计方法。同时给出了进一步提高频率合成精度和鉴频鉴相器性能的一些设计思想,并结合FPGA的硬件设计验证了其可行性。 相似文献
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采用0.35 μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器.该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块.其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中∑-△调制器模数可编程,可以精确调制多种分频值.测试结果表明,在电源电压3.3V、工作温度-40~85℃的条件下,该芯片输出频率为137.5~4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz.芯片面积为3.8 mm×4 mm.该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景. 相似文献
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针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器.方案中采用了基于∑-△调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散.实验结果表明,其杂散小于-70 dBc,锁定时间小于150 us,频率间隔为25 kHz,这些性能可以满足超短波跳频电台的指标要求. 相似文献
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针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器.方案中采用了基于∑-△调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散.实验结果表明,其杂散小于-70 dBc,锁定时间小于150μs,频率间隔为25 kHz.这些性能可以满足超短波跳频电台的指标要求. 相似文献
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目前在频率分割的多路通信中,都采用频率合成器来改变发射机载波频率和接收机本级振荡频率去实现通信功能。MC145157是功能比较齐全的新CMOS、LSI锁相频率合成器产品。通过改变加到参考分频器和程序分频器的分频数据获得不同的参考频率(分辨率)和诸多的输出频率。本文(上)介绍的用硬件实现的控制方法及(下)介绍的单片机实现的控制方法在现代通信系统中应用十分广泛。 相似文献
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一种高速直接数字频率合成器及其FPGA实现 总被引:6,自引:1,他引:5
介绍了一种用于QAM调制和解调的直接数字频率合成器,该电路同时输出10位正弦和余弦两种波形,系统时钟频率为50MHz,信号的谐波小于-72dB。输出信号的范围为DC到25MHz,信号频率步长为0.0116Hz,相应的转换速度为20ns,建立时间延迟为4个时种。直接数字合成器(DDFS)采用一种有效查找表的方式生成正弦函数,为了降低ROM的大小,采用了1/8正弦波形函数压缩算法。直接数字频率合成器的数字部分由Xilinx FPGA实现,最后通过数模转换器输出。 相似文献
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一种锁相式频率合成器的设计 总被引:5,自引:3,他引:5
介绍了一种锁相式频率合成器的总体设计和电路结构设计,并进行了实验制作。设计的电路工作频率在100MHz以上,可广泛应用于雷达,航空,航天,通讯,导航,锁相环路等领域。 相似文献
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一种采用交错耦合VCO和高速前置分频器的频率合成器 总被引:3,自引:0,他引:3
文章提出了一种采用延迟单元交错耦合压控振荡器(VCO)和高速双系数前置分频器的锁相环(PLL)频率合成器设计方法。采用0.25μm的CMOS工艺模型,在Cadence环境下模拟,在相同级数情况下,设计获得的VCD比传统顺序连接的VCO速度快1.4倍;运用动态D触发器实现的双系数前置分频器,最高速度可达2GHz。该锁相环频率合成器在400MHz-1.1GHz的宽频范围内都能保持良好的相位跟踪特性,温度系数为886ppm/℃,电源反射比为3.3%/V。 相似文献
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首先介绍了跳频扩频通信的定义、原理以及突出优点,其次阐述了跳频系统重要性能指标的改进以及常用伪随机序列跳频码RS序列的编码方法,接下来对系统的核心部件频率合成器进行了研究.最后基于锁相环频率合成法设计系统模块图,对其中所用CD4046、CC14526、CC4013等重要芯片进行了详细分析,将焊接好的电路板通过仿真实验并给出了结果. 相似文献