运用MSI设计时序逻辑电路(一)——设计同步脉冲序列检测器

时序逻辑电路的设计问题,多年来一直采用以触发器为单元电路的传统设计方法,近年来逐步兴起运用专用集成电路(ASIC)来解决。但前者设计步骤繁琐,实用价值也已下降;后者虽说代表集成电路的发展方向,然而需要专门设备支持,目前国内尚难推广实施。因此,本文作者介绍的运用中规模集成电路(MSI)设计时序逻辑电路的方法,具有一定的现实意义。该文用三篇短文分别讨论用MSI设计同步脉冲序列检测器、异步序列检测器和任意进制模可变计数器,既是一个整体,又可各自成篇,本刊自本期起分三次连载。     

一种异步计数器的设计方法

一、引言时序逻辑电路分为同步时序电路和异步时序电(?)大类。在同步时序电路中,所有的存贮单元状态的变化都是在同一时钟脉冲CP作用下同时发生的,因此其电路的设计比较方便,有一套成型的同步时序电路设计方法。但在异步时序电路中,由于其存贮单元的状态更换不是同时发生的,它给电路的设计带来一定的麻烦。本文以时序电路的典型电路计数器为例,提出了一种与同步计数器完全统一的异步计数器设计方法。     

异步Viterbi解码器同步接口的设计

提出了一种利用异步 FIFO ( First In First Out)连接异步逻辑电路与同步逻辑电路的方法 ,并设计实现了相应的异步 FIFO电路 ,作为连接异步 viterbi解码器和其他同步逻辑电路的同步接口。对异步 FIFO的级数与异步 viterbi解码器内部的时序关系进行了分析。用逻辑仿真的动态时序分析表明 ,当同步电路时钟的周期大于 130 ns时 ,具有同步接口的异步 viterbi解码器可以与同步电路正常协同工作。具有简单接口电路的异步解码器 ,既能发挥异步电路功率效率高的优点 ,而且能嵌入同步电路系统     

基于计数器级联构成大容量计数器研究与实践

在数字系统中,使用得最多的时序电路是计数器。计数器不仅能用于对时序脉冲计数,还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。实际应用时如需大容量计数器,可通过级联的方式进行扩大。对MSI中规模计数器芯片扩大的方法主要有两种,一是复位法,二是置位法。无论何种方法,设计的核心是如何写出反馈函数,反馈函数决定着电路的联接。不同的进制,二进制代码反馈函数不同;同步计数器与异步计数器二进制代码反馈函数也不同,因此研究它们的反馈函数对构成大容量计数器是十分重要的。     

基于时钟设计的异步时序逻辑电路设计法

基于时钟设计的异步时序逻辑电路设计法，根据电路状态转换规律，立足电路中各位触发器时钟设计，使电路完成所要求的逻辑功能，从而避免了求解电路状态方程，驱动方程。     

基于可编程计数器的时序逻辑电路设计

介绍了基于MSI可编程计数器74LS161的时序逻辑电路设计技术,目的是探索MSI可编程计数器实现一般时序逻辑电路的扩展应用方法,即以计数器Q3,Q2,Q1,Q0端的代码组合表示时序逻辑电路的各个状态,由输入变量控制计数器的EP,ET及LD端,综合利用计数、置数、保持功能,使计数器的状态变化满足所要求的时序,用计数功能实现＂次态=现态＋1＂的二进制时序关系,用置数功能实现＂次态=预置数＂的非二进制时序关系,用保持功能实现＂次态=现态＂的自循环时序关系。所述方法的创新点是提出了MSI可编程计数器改变应用方向的逻辑修改方法。     

CMOS数字集成电路：分析与设计（第三版）（中文版）

内容简介：本书集中讲述CMOS数字集成电路，反映现代技术的发展水平，提供电路设计的最新资料。本书共有15章。前半部分详细讨论MOS晶体管相关特性和工作原理、基本反相器电路设计、组合逻辑电路及时序逻辑电路的结构与工作原理。后半部分介绍应用于先进VLSI芯片设计的动态逻辑电路，先进的半导体存储电路，低功耗MCMOS逻辑电路，双极性晶体管基本原理和BiCMOS数字电路设计，芯片的I／O设计，电路的可制造性设计和可测试性设计等问题。     

基于Multisim的计数器设计仿真

计数器是常用的时序逻辑电路器件,文中介绍了以四位同步二进制集成计数器74LS161和异步二-五-十模值计数器74LS290为主要芯片,设计实现了任意模值计数器电路,并用Multisim软件进行了仿真。仿真验证了设计的正确性和可靠性,设计与仿真结果表明,中规模集成计数器可有效实现任意模值计数功能,并且虚拟仿真为电子电路的设计与开发提高了效率。     

时序逻辑电路设计的经典案例教学探究

围绕时序逻辑电路设计中串行数据检测器这一教学案例进行探讨,分析了传统和两种改进型电路的设计缺陷及其逻辑抽象本质,通过将传统设计方法和实用的电路设计相结合,能够把时序逻辑电路设计中涉及的逻辑抽象、状态等价、状态化简等概念实例化,教学内容的理论体系更完整、教学过程的逻辑性更强,有助于激发同学们夯实理论知识体系、解决实际问题的创新性思维能力。     

一种设计同步时序逻辑电路的新方法

提出了一种设计同步时序逻辑电路的新方法。根据触发器 (FF)基本特性 ,可从电路的状态转换图上直接求得触发器置位、复位函数 ,进而确定触发器的激励方程。具体设计实例表明该方法简捷、高效 ,设计电路功能正确     

FPGA可编程逻辑单元时序功能的设计实现

本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.     

串行数据检测器的设计

分析了时序逻辑电路设计中的状态化简问题,指出了状态化简不会改变电路的逻辑功能,不可能使电路产生错误输出。讨论了串行数据检测器的米里型电路设计和摩尔型电路设计,提出了一种在输入数据稳定的区段进行检测、确定电路状态,在输入数据改换为下一位时输出状态信息,确保系统正常工作的米里型电路设计方法,这种方法对米里型电路的设计有通用性。     

第三讲 同步信号发生器及视频信号处理电路

一、同步信号发生器图1为松下MC-20摄录机同步脉冲发生器工作方框图。它包括IC 310视频信号编码器、IC312时钟脉冲发生器、IC701数字化自动控制信息处理电路、IC201CCD同步信号发生器。IC311同步脉冲发生器主要由分频器和脉冲检测电路构成。F_(ck)是同步脉冲发生器的时种信号,来源于CCD驱动脉冲发生器内的时钟振荡电路取值606f_H。F_(ck)经多路分频后,产生行频、半行频以及帧频脉冲,加到行检测和垂直检测电路。在时序和脉宽上处理后,形成行推动脉冲HD、宽行推动脉冲WHD、箝位脉冲CP、垂直推动脉冲VD。复合检测电路对行、垂直检测电路的部分输出进行逻辑加工处理,分三路供出基准脉冲。该三路脉冲分别是复合消隐脉冲C.BLK、色同步选通脉冲BFP和复     

高速编码半导体激光器控制电路设计

基于单片机和高速复杂可编程逻辑器件(CPLD)技术,介绍了单片机模块、CPLD处理模块和驱动电路模块的基本设计方法.重点阐述了通过CPLD硬件电路对外围RAM进行寻址的设计思想,同时给出RAM寻址电路的读写时序关系图.通过示波器(TDS5104B)观测,证明控制电路产生的脉冲序列编码具有精度高、速度快、间隔可变等优点.     

手把手教你学CPLD、FPGA设计(十四) 时序逻辑电路的设计实验

<正> 时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路。1.寄存器具有将二进制数据寄存起来功能的数字电路称为寄存器。寄存器主要是由具有记忆功能的触发器组合起来构成的。1).寄存器简介图1为4位寄存器电路框图,4位数据输入端为D0～D3;     

基于JK驱动方程的改进方法的电路自启动设计

时序逻辑电路的设计过程中,如何用JK触发器设计电路,设计好的电路是否能够自启动是必须考虑的问题,也是数字电子技术课程教学的重点和难点内容。文章结合实例,详细介绍了选用JK触发器设计同步时序逻辑电路时,利用次态卡诺图改进方法直接得出各触发器的最简驱动方程。验证电路是否能够自启动,如果不能自启动通过修改次态卡诺图的方法,实现用JK触发器设计能自启动的同步时序逻辑电路。     

基于FPGA的TFT液晶显示时序控制器设计

针对某些仅绑定栅源驱动芯片而没有时序控制电路的液晶显示面板,设计了一款基于FPGA的SOPC嵌入式系统的时序控制器。它利用FPGA的逻辑电路实现LVDS视频信号的解码、灰阶扩展、RSDS信号编码、显示控制时序转换等功能,并通过FPGA中Nios II软核的串行口设置参数,编程GAMMA及VCOM电压,参数具有掉电保护功能。时序控制器中还增加了BIT检测电路,可实时査询电路运行状态。该时序控制器电路集成度高、功耗低,结构简单,适合特殊应用,具有较高使用价值。     

手把手教你学CPLD／FPGA设计（十一）上

组合逻辑电路的设计实验 数字逻辑电路系统按功能的不同,可以分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路在任意时刻产生的输出只取决于该时刻的输入,而与电路过去的输入无关。常见的组合逻辑电路有数据选择器、编码器、译码器、加法器等。     

用卡诺图分析时序逻辑电路

本文以时序电路中的同步和异步计数电路为例来说明一种用卡诺图分析时序逻辑电路的方法.1 用卡诺图分析同步时序逻辑电路写出一个电路的状态转移方程是容易的,在得到状态转移方程式以后,用卡诺图就能很快得到电路的状态编码表,同时也能够检查电路的自启动性.用卡诺图分析电路逻辑功     

基于量子元胞自动机的模可变计数器设计

模可变计数器是一种功能丰富、灵活性很强的时序逻辑电路。基于一种二维纳米尺度计算范例量子元胞自动机(QCA)设计了一种2位模可变计数器单元电路,该计数器由2个JK触发器和5个基本逻辑门构成。采用置零模式设置了计数器的初始状态,该方法为解决QCA时序逻辑电路设计中输出端随机初始状态的消除问题提供了一条有效途径。在QCA版图设计过程中,通过延迟匹配规则完成了反馈回路的时钟布线。QCADesigner软件仿真结果表明,设计的计数器具有正确的逻辑功能,当两位模式控制信号M2M1为01,10和11时,分别实现了模2、模3和模4计数。