运用MSI设计时序逻辑电路(一)——设计同步脉冲序列检测器

时序逻辑电路的设计问题,多年来一直采用以触发器为单元电路的传统设计方法,近年来逐步兴起运用专用集成电路(ASIC)来解决。但前者设计步骤繁琐,实用价值也已下降;后者虽说代表集成电路的发展方向,然而需要专门设备支持,目前国内尚难推广实施。因此,本文作者介绍的运用中规模集成电路(MSI)设计时序逻辑电路的方法,具有一定的现实意义。该文用三篇短文分别讨论用MSI设计同步脉冲序列检测器、异步序列检测器和任意进制模可变计数器,既是一个整体,又可各自成篇,本刊自本期起分三次连载。     

运用MSI设计时序逻辑电路(三)——设计任意进制模可变计数器

本文介绍运用中规模集成计数器作为单元电路,再配以适当地反馈电路,实现任意进制模可变计数器的逻辑设计方法。     

异步时序逻辑电路的设计方法探讨

在传统的同步时序电路设计方法的基础上,提出了一种新的异步时序电路的设计方法。该方法直接从时序电路的时序波形图,获得触发器的触发脉冲;根据时钟信号作用下引起的状态转换,填写次态卡诺图。其特点是原理简单,易于理解,使设计更加直观清楚。     

基于时钟设计的异步时序逻辑电路设计法

基于时钟设计的异步时序逻辑电路设计法，根据电路状态转换规律，立足电路中各位触发器时钟设计，使电路完成所要求的逻辑功能，从而避免了求解电路状态方程，驱动方程。     

异步时序逻辑电路分析方法的研究

首先对异步时序逻辑电路的特点和分类进行描述,接着从具体的操作步骤、结果的表现方式等方面结合具体实例阐述其一般的分析方法和新出现的分析方法:计算分析法和卡诺图分析法,并对计算分析法进行改进,以期能够更好地指导异步时序电路的分析。通过实例分别阐述3种分析方法,并进行对比,在保证分析结果的前提下,改进的计算分析法分析异步时序逻辑电路时不用考虑时钟信号,使分析变得简单;而卡诺图分析法使分析过程思路清晰,状态转换更加直观化。     

异步式逻辑电路理论(Ⅱ)

3.1 异步式时序电路的状态分配问题如2.1节所述,作为逻辑设计的一个步骤,因为给定的状态转换表中各状态q都对应适当的双值矢量Y=(y_1y_2……y_n),所以就需要状态分配。如果状态数为N,状态变量数(矢量长度)为n,为了能识别任意两个状态,则下式必须成立,即 n≧[log_2N] (3.1)     

异步式逻辑电路理论(Ⅰ)

1.引言逻辑电路是由基本的逻辑部件和连接它们的配线组成的,在实际的逻辑部件和配线中,由于它们的物理性质,所以对开关动作和信号传输存在着延迟。因而在逻辑设计上,不仅要考虑逻辑结构,还要考虑使其不产生由于延迟而引起的错误动作和所需的状态时间关系。确定状态时间关系的方式大致可分两种,其一是使电路的动作与外部供给的时钟脉冲信号同步     

同步时序逻辑电路设计步骤研究

通过对时序逻辑电路设计部分教学过程的设计步骤分析研究,强化了原始状态的确定在设计过程中的重要性,在清晰设计思路,强化时序逻辑电路经典的设计方法的同时,补充了与实践应用相关的设计实例,完善了时序逻辑电路的设计步骤。     

时序逻辑电路ASIC化PLA模型设计法（二）

本文针对可编程ASIC专用集成电路特点,给出了适合于用可编程ASIC设计复杂时序电路的PLA模型设计法;介绍了用PLA模型设计带预置数的六位可控常数加法计数器的方法,给出了用PALCE220V10实现该复杂计数器的方法和开发步骤。     

基于可编程计数器的时序逻辑电路设计

介绍了基于MSI可编程计数器74LS161的时序逻辑电路设计技术,目的是探索MSI可编程计数器实现一般时序逻辑电路的扩展应用方法,即以计数器Q3,Q2,Q1,Q0端的代码组合表示时序逻辑电路的各个状态,由输入变量控制计数器的EP,ET及LD端,综合利用计数、置数、保持功能,使计数器的状态变化满足所要求的时序,用计数功能实现＂次态=现态＋1＂的二进制时序关系,用置数功能实现＂次态=预置数＂的非二进制时序关系,用保持功能实现＂次态=现态＂的自循环时序关系。所述方法的创新点是提出了MSI可编程计数器改变应用方向的逻辑修改方法。     

MOS逻辑电路的发展(二)

二、CMOS半专用阵列1.历史和现状半专用电路(有人称为半定制电路或半常规电路)是1950年前后迅速崛起的,介于标准电路与专用电路之间的一种新型集成电路.最近,几乎所有的半导体厂家都在努力开发和生产半专用电路.1982年,半专用集成电路的世界市场销售额为2.5亿美元,1986年可望达到13亿美元,预计1992年可能达到130亿美元,半专用电路的出现和发展将使电子产品的生产方式和设计思想发生深刻的变化.目前的半专用电路有三大类:门阵列、单元库和‘结构式设计” 电路.其中,门阵列发展最快,成为目前三种半专用电路中的骄子.     

任意值数的时序逻辑电路设计

本文提出了一种值数可任意扩展的多值逻辑存贮单元——DYL多值D触发器。文中将二值时序电路设计方法推广到多值逻辑系统中,运用DYL电路的线性与或门和阈门以及多值D触发器,实现了任意值数的时序逻辑电路设计。     

ASIC中的异步时序设计

绝大部分ASIC设计工程师在实际工作中都会遇到异步设计的问题。文章针对异步时序产生的问题,介绍了几种同步的策略。特别是结绳法和异步FIFO的异步比较法,都是比较新颖的方法。     

手把手教你学CPLD、FPGA设计(十四) 时序逻辑电路的设计实验

<正> 时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路。1.寄存器具有将二进制数据寄存起来功能的数字电路称为寄存器。寄存器主要是由具有记忆功能的触发器组合起来构成的。1).寄存器简介图1为4位寄存器电路框图,4位数据输入端为D0～D3;     

时序逻辑电路设计的经典案例教学探究

围绕时序逻辑电路设计中串行数据检测器这一教学案例进行探讨,分析了传统和两种改进型电路的设计缺陷及其逻辑抽象本质,通过将传统设计方法和实用的电路设计相结合,能够把时序逻辑电路设计中涉及的逻辑抽象、状态等价、状态化简等概念实例化,教学内容的理论体系更完整、教学过程的逻辑性更强,有助于激发同学们夯实理论知识体系、解决实际问题的创新性思维能力。     

一种设计同步时序逻辑电路的新方法

提出了一种设计同步时序逻辑电路的新方法。根据触发器 (FF)基本特性 ,可从电路的状态转换图上直接求得触发器置位、复位函数 ,进而确定触发器的激励方程。具体设计实例表明该方法简捷、高效 ,设计电路功能正确     

基于Multisim的时序逻辑电路设计与仿真

通过介绍Multisim软件的功能和特点,结合格雷玛计数器的设计实例,叙述了在Multisim软件平台进行时序逻辑电路的设计原理及构成方法,并利用软件对设计进行仿真。Multisim使传统的设计方式与EDA技术有机结合,为电子电路的设计与开发提供了一个新的平台。     

异步式逻辑电路理论(Ⅲ)4.无风险电路

适宜的状态分配,可防止异步式逻辑电路中的临界竞态(参考第3节)。但要消除风险,则必须在电路结构上多想办法。本节将介绍无风险电路理论。 4.1 延迟种类考虑风险时,必须明确区分下述两种延迟。     

一种基于时序逻辑电路的延时开关设计

时序逻辑电路设计是《数字电子技术》课程中一个难度大、综合性高的部分,它综合了组合逻辑电路和时序逻辑电路的内容。在进行状态机设计时,随着输入逻辑变量的增加,状态数目将呈指数倍急剧增加,这会使整个设计变得复杂且容易出错。以一个延时开关控制器的设计为例,提出了一种状态机输入变量简化的方法,降低了设计过程的复杂程度。