卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

Viterbi译码的FPGA免回溯实现

卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

卷积码编码及其Viterbi译码算法的FPGA实现

探讨了卷积码编码及其Viterbi译码算法的FPGA（Field-Programmable GateArray）实现,根据编码器的结构,分别采用了有限状态机转换的编码法和基于流水线结构的状态转换译码法,有效地提高了编译码的速度.最后给出了（2,1,2）卷积码的编码及其Viterbi译码算法的实验仿真结果。     

基于FPGA的高速Viterbi译码器优化设计和实现

卷积码作为信道纠错编码在通信中得到了广泛的应用,而其相应的Viterbi译码器随着约束度N的增大其硬件复杂度成指数增加,硬件复杂度的大小决定译码速度。采用预计算的思想,避免了常规算法中的重复计算;对Viterbi译码器的核心模块ACS进行了优化设计,提出了一种FPGA实现方案,简化了接口电路、提高了速度。     

Viterbi译码算法的关键技术研究

在对Viterbi译码算法进行分析的基础上,论述了蝶形运算单元和路径存储的理论分析和实现方法,解决了蝶形运算单元在路径存储上有限字长效应引起的溢出问题,同时给出了基于FPGA的Viterbi实现框图和译码的实际测试结果.     

基于FPGA的Viterbi译码器设计

卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的（2,1,7）Viterbi译码器,同时给出了时序仿真图。     

电力线通信系统中卷积码和Viterbi译码的FPGA设计实现

阐述了电力线通信系统中卷积码及其Viterbi译码的信道编码方法,给出了（2,1,6）卷积码编译码的设计以及采用VerilogHDL硬件描述语言完成卷积码编译码的FPGA实现方法。     

卷积码编码及其Viterbi译码的实现

对3G系统中定义的卷积码编码进行了分析,并以1/2卷积码为例重点讨论了编码和Viterbi译码算法的实现方案。为求系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率都有提高。根据仿真结果对系统的性能进行了分析,其结果对系统的工程实现有着重要的参考价值。     

Viterbi译码蝶型算法的实现及性能分析

研究在TD-SCDMA系统中,一种有利于软件实现的Viterbi译码蝶型算法蝶实现方法,并与MATLAB中Viterbi译码库函数进行仿真比较。根据仿真结果,分析蝶型实现方法的性能,论证它的可行性。     

Viterbi译码及其DSP算法研究

应用概率译码技术的Ｖｉｔｅｒｂｉ算法是目前对卷积编码和格状编码调制（ＴＣＭ）进行译码的有效手段。本文以对卷积码的译码为例,提出了一种减小复杂度的Ｖｉｔｅｒｂｉ软判决译码算法,并给出了在ＴＭＳ３２０Ｃ５４Ｘ数字信号处理器基础上实现该算法的源码。     

DRM系统中卷积编码及Viterbi译码的实现

卷积编码和Viterbi译码是一种有效的前向纠错方法,广泛应用在移动通信和卫星通信中。给出了在DRM系统中由Punctured(4,1,6)卷积码作为母码产生的Punctured卷积码的编码及其Viterbi译码的软件实现方法和截尾译码的方法,从而为各种不同码率的卷积码的编、译码给出了一种可行的实现方法,并且为DRM系统中的编码设计提供了条件。     

SBAS卫星信号的Viterbi译码优化方案

为了减少硬件处理的时间浪费,针对经由卷积编码的SBAS(Satellite-based Augmentation System )卫星信号,提出一种优化的Viterbi译码处理方案.该方案对译码数据流进行截断处理并进行性能补偿,通过Matlab平台对其进行建模仿真.仿真结果表明,该方案能够在节约硬件存储容量和减少数据处理压力的同时,获得与传统译码同等的译码性能,这为硬件实现提供了很好的参考依据.     

通信系统中Viterbi译码的Matlab仿真与实现

数字通信作为一种前向纠错编码技术卷积码起着重要的作用。相应地,信息接收端对卷积码的译码实现也提出了更高的要求。文中提出的卷积码译码Matlab仿真方案,旨在用Viterbi译码实现对卷积码译码的功能。仿真结果表明,维特比是一种良好的译码方式。     

卷积码Viterbi译码的优化与实现

给出了一种(2,1,6)卷积码Viterbi译码器的FPGA设计方案,重点对加比选单元进行了优化,采用预计算和查表技术来实现加比选单元,以替代传统的加比选结构,具有节省资源,速度快,性能稳定等特点。     

Viterbi译码器VLSI设计中幸存路径存储管理的新方法

Ｖｉｔｅｒｂｉ译码器中幸存路径存储管理一直沿袭两种传统方法－寄存器交换法与回索法。寄存器交换法内连线机制过于复杂，不利用大状态数译码器的硬件实现；回索法需采用大量额外存储单元作为缓冲，译码延迟亦较大，本文提出了一种幸存路径存储管理的新方法－－寄存器／三态门回索法，结合了以上两种传统方法的优点，克服了它们的不足，极适合于Ｖｉｔｅｒｂｉ译码器的ＶＬＳＩ实现。     

卷积编码及Viterbi解码的FPGA实现及应用

卷积码在现代无线通信系统中应用十分广泛,Viterbi译码是最常用的一种对卷积码的译码算法。介绍了卷积编码及Viterbi串行解码的原理及其FPGA的实现。在保证系统性能的前提下讨论了分帧式编解码在实际系统中的应用。     

Viterbi译码中解删除模块的FPGA设计与实现

给出了由(2,1,N)系列卷积码作为母码产生的Punctured卷积码的V iterbi译码中Depunctured模块使用FPGA(现场可编程门阵列)实现时的通用方法,从而为不同码率的卷积码的译码给出了一种通用的方法,并为多级编码分量码的设计提供了条件。     

一种自适应参数配置Viterbi译码器的FPGA实现

提出了一种码率、约束长度可变V iterbi译码方案。译码器支持码率为1/2和1/3、约束长度3~7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译码方案相比,多占用的芯片资源不到8%。     

用FPGA实现Viterbi译码器

结合Viterbi译码算法和最新的FPGA实现技术，对实现Viterbi译码器的两种常见实现思路进行分析，仿真并采用FPGA对其中的一种进行了终端验证。对两种算法采用Verilog Hdl实现，其中寄存器交换算法实现起来相对简单，对其进行了终端验证；基于存储器管理的算法实现起来相对困难，回溯模块和存储器寻址是实现的难点与焦点，本论文提出了两种存储器的寻址方法，并对其进行了仿真。整个设计采用Verilog HDL实现。