MPEG2专用视频解码VLSI中的控制策略

本文提出了一种新的适用于MPEG2专用视频解码芯片的控制策略：分散控制。该方案完全由各功能模块相互协调控制整个视频解码过程，而不需要总体控制，它满足对MPEG2视频规定的所有级别尤其是MP@HL进行实时解码的要求。与总体控制方式比较，分散控制机制对视频解码各功能模块没有严格的时间限制，可根据具体解码任务特性设计模块从而达到局部性能最优；同时分散控制过程简单，解码效率高，而且连接各功能模块间的缓存相当小，可大幅度的减小芯片的硬件开销，使得系统整体性能最优。     

适用于MPEG2视频解码的VLD设计

提出了一种新的适用于ＭＰＥＧ２视频解码的变字长解码（ＶＬＤ）结构,根据ＭＰＥＧ２变字长码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。     

适用于MPEG2标准的IDCT的新VLSI结构

本文提出了一种新的适用于ＭＰＥＧ２标准的ＩＤＣＴＶＬＳＩ结构，并用超高速数据语言进行了仿真。     

适用于MPEG2 MP@ML标准的视频解码器设计

设计了一个适用于 MPEG2 MP@ML 标准的视频解码器结构 ,用 VHDL 语言进行了系统级的仿真和综合。系统工作时钟频率 40 MHz。用标准图象测试序列进行了验证 ,给出了测试结果和有关参数 ,满足 MPEG2 MP@ML 视频解码的实时处理要求。     

MPEG—1系统解码电路的一种VLSI结构

根据ＭＰＥＧ－１系统流的特点，用有限状态机的方案设计出ＭＰＥＧ系统解码电路的ＶＬＳＩ结构，该结构具有数据处理速度快和芯片面积小的特点。同时，状态优化和抗错能力强，有较强的实用性。     

MPEG—2视频解码的VHDL描述与验证

本文提出一种MPEG－2视频解码的硬件结构,并采用VHDL进行了描述。辚实现MPEG－2视频时的实时解码,本文针对时序控制、变长码解码、反量化、TDCT、运动补偿和输入输出控制等各部分都提出了相应的性能的电路结构。验证和仿真的结果表明：本文的设计可以完成相应的功能,能被用于实现MPEG－2MP@ML的实时解码芯片。     

MPEG—2视频解码芯片的新进展

本文简要介绍应用前景广阔的ＭＰＥＧ－２视频解码芯片的新进展。     

MPEG－2：MPaML视频解码的硬件实现──IBM MPEG－2视频解码芯片简介

介绍ＩＢＭ公司采用ＣＭＯＳ－５Ｌ、０．５μｍ３．３Ｖ技术开发的ＭＰＥＧ－２视频解码芯片的内部结构原理、功能及应用前景。     

适用于MPEG2标准的二种VLSI模块设计

本文提出了ＭＰＥＧ２视频解码器主要功能模块的专用ＶＬＳＩ结构．其中包括一种新的适用于ＭＰＥＧ２标准的ＩＤＣＴ实现方法，对于８点一维ＩＤＣＴ，只用７个变量乘常系数乘法器和１０个加／减法器，在４个时钟周期内能处理完８点数据；通过合理分配画面存储结构，提出了一种新的流水线的运动补偿预测结构．用ＶＨＤＬ语言进行仿真，并用１．０μｍＣＭＯＳ单元库进行综合，满足ＭＰＥＧ２ＭＰ＠ＭＬ视频解码的实时处理要求     

一种MPEG2视频解码器的系统设计

对于设计像 MPEG2视频解码器的复杂系统 ,关键的难点是其系统结构的设计。文中设计了一种适合 VL SI实现的 MPEG2解码器的系统结构。它支持 MPEG2 (MP@ML)码流 ,并且兼容 MPEG1码流。为了设计和优化这个结构 ,采用硬件描述语言 VHDL 设计了系统级的 MPEG2视频解码器。此解码器在 Viewlogic系统中进行了模拟 ,并且对一些码流进行了测试验证。     

低功耗MPEG2解码电路的新VLSI结构研究

MPEG2动态图像压缩解码电路中最关键的部分逆离散余弦变换 ( IDCT)模块是该研究领域的热点。文中提出了一种基于 forward- mapping算法的 IDCT VLSI结构 ,针对实际运用中 IDCT变换对象 DCT系数的值为零的比例较高的情况 ,采用以累加器为主的运算阵列 ,利用简单的控制电路解决了多余计算能耗的问题 ,适合低功耗要求的 MPEG2解码器件 ,应用于多媒体数字通信领域     

用于DVD的MPEG2实时解码器研制

MPEG2作为数字视频压缩技术的国际通用标准,其实时解码器在数字视频产品中有着广泛的应用。本文介绍了一种采用部分总线结构的,用于DVD的MPEG2实时解码器的设计及硬件实现,并对系统的特点和其中的几个关键问题作了详细的分析与讨论,最后给出了实验结果及分析。     

一种用于MPEG2解码芯片的高效内存存储结构

为了提高MPEG2解码芯片的内存带宽利用率,根据SDRAM的固有特征和MPEG2解码时对内存读取的特点,提出了一种新的内存存储结构。采用该方法,可以大大减少内存读写的冗余时间,从而满足MPEG2 MP@HL解码器的设计要求。与直接映射相比,文章提出的方法可以使行激活的次数至少减少82.6%,内存读写时间减少59%以上。     

VLSI Implementation of H.264 Video Decoder for Mobile Multimedia Application

In this letter, we present a design of a single chip video decoder called advanced mobile video ASIC (A‐MoVa) for mobile multimedia applications. This chip uses a mixed hardware/software architecture to improve both its performance and its flexibility. We designed the chip using a partition between the hardware and software blocks, and developed the architecture of an H.264 decoder based on the system‐on‐a‐chip (SoC) platform. This chip contains 290,000 logic gates, 670,000 memory gates, and its size is 7.5 mm×7.5 mm (using 0.25 micron 4‐layers metal CMOS technology).     

基于可重构SOC平台的嵌入式MPEG2解码器设计

利用FPGA的可重构特点,建立一个可重构的SOC设计平台.该平台第一层为可重构的FPGA,第二层为利用FPGA资源搭建的LEON2 SOC系统,由RISC处理器软核、AMBA总线以及IP模块结构组成,第三层是应用层,在SOC系统的基础上实现各种应用.为了实现这个目标,SOC系统中的IP模块应该具有两个特点:即插即用和参数化.基于该平台,成功实现了嵌入式MPEG2视频解码器的不同应用.证明了可重构的设计平台能够满足不同的应用需求.