SDH中E1接口数字分接复用器的VHDL设计及FPGA实现

介绍了SDH系统中的接口电路--数字分接复用器的VHDL设计及FPGA实现。该分接复用器电路用纯数字同步方式实现,可完成SDH系统接口电路中7路（可扩展为N路）E1数据流的分接和复用。该设计显示了用高级硬件描述语言VHDL及状态转移图作为输入法的新型电路设计方法的优越性。     

一种应用于SoC的高速数模转换器的设计

数模转换器(DAC)是片上集成系统(SoC)中的重要模块.本文提出了一种应用于SoC的高速高精度DAC设计.该设计使用电流驱动型结构,在SMIC 0.18μm CMOS工艺下实现,其分辨率为10位.最高采样率可达到300MS/s.在采样率为200MS/s,输入信号为20.8MHz时,DAC的无杂散动态范围(SFDR)可达到66.27dB.此时DAC总功耗仅为22.7mW.     

一种基于电容倍增的无电容式LDO

设计了一种基于电容倍增的无电容式LDO,将电容倍增模块嵌入到了误差运算放大器的第一级,提升了系统的环路带宽,有良好的瞬态响应。电路通过0.13μm标准CMOS工艺仿真实现,仿真结果显示,系统静态功耗为42μW,当负载从0⁵0 mA变化时,电压最大波动为87 mV,建立时间为2.5μs。     

一种13bit 40MS/s采样保持电路设计

设计了一个用于13bit40MS/s流水线ADC中的采样保持电路。该电路采用电容翻转结构,主运算放大器采用增益提高型折叠式共源共栅结构,以满足高速和高精度的要求。为减小与输入信号相关的非线性失真以获得良好的线性度,采用栅压自举开关。采用电源电压为3.3V的TSMC0.18μm工艺对电路进行设计和仿真,仿真结果表明,在40MHz的采样频率下,采用保持电路的SNDR达到84.8dB,SFDR达到92dB。     

12位电容电阻混合式SAR ADC IP核的设计

在深入分析逐次逼近型的模数转换器SAR ADC的基础上,对内置DAC和比较器的设计进行了优化,实现了一款适用于工业控制器的SAR ADC IP核的设计.芯核采用0.18 μm CMOS Mix_singal IP6M工艺,分别采用3.3 V的模拟电源电压和1.8 V的数字电源电压供电,仿真结果表明,该SAR ADC IP核实现了12 bit的精度.IP核的面积为800μm×420 μm,FF case下功耗为1.2 mW,微分非线性误差DNL＜0.5 LSB.     

分组密码算法SM4的低复杂度实现

针对分组密码算法SM4中加解密算法与密钥扩展算法的相似性,提出一种将加解密模块与密钥扩展模块复用的基本架构,通过对具体实现结构的分析与选择,使控制逻辑复杂度、复用模块复杂度以及系统吞吐量之间得到权衡.基于该架构设计SM4加解密IP核,在现场可编程门阵列上占用的资源仅为传统设计的55％,基于SMIC 0.18 μm数字CMOS工艺的综合结果显示,仅用0.079 mm2即可实现1 00 Mb/s的数据吞吐量.实验结果表明,该结构可以有效地降低SM4算法的实现复杂度.     

一种低压低功耗衬底驱动轨至轨运算放大器设计

介绍了一种基于衬底驱动技术的低电压低功耗运算放大器.输入级采用衬底驱动MOSFET,有效避开阈值电压限制;输出采用改进前馈式AB类输出级,确保了输出级晶体管的电流能够得到精确控制,使输出摆幅达到轨至轨.整个电路采用PTM标准0.18μm CMOS工艺参数进行设计,用Hspice进行仿真.模拟结果显示,测得直流开环增益为62.1 dB,单位增益带宽为2.13 MHz,相位裕度52°,电路在0.8 V低电压下正常运行,电路平均功耗只有65.9μW.     

数模混合电路仿真波形的自动比较

针对快闪存储器设计中的数模混合信号的特征,提出一种波形自动比较的方法来解决数模混合电路流片前的自动验证.采用点到点比较实现数字信号的完整性检查和模拟信号波形的自动比较;采用时间偏移匹配比较实现指令的自动检测和偏移时间的自动匹配,并对指令驱动的模拟信号进行自动比较;采用图像模式匹配比较对不同工艺条件、电源电压和温度条件下的仿真波形进行自动比较.该方法用程序实现并将其应用于英特尔技术开发(上海)有限公司快闪存储器上海事业部的设计流程中,减少了流片前验证的疏忽遗漏,提高了工作效率.     

E类射频功率放大器设计

基于0.18μm CMOS工艺,采用包含增益驱动级在内的两级电路结构,设计了一个工作频率为2.4GHz的E类开关模式功率放大器,并实现了全片集成.电路通过负载牵引技术获得最佳输出负载,在2V电源电压下经ADS2005A仿真,当输入信号功率为-10dBm时,获得约21.5dBm的输出功率,功率增益为31dB,功率附加效率达到57.69%的较好结果.     

一种高性能的功放控制器设计

CMOS控制器是射频功放模组的重要单元,它为射频功放提供稳定的偏置点和简单的逻辑控制。采用复用误差放大器和补偿电容的结构,设计出一种高性能的应用于WCDMA手机功放模组的功放控制器。电路采用TSMC 0.25μm标准CMOS工艺实现,芯片尺寸为840μm×440μm。模式切换时间小于1.5μs,1 GHz下的PSRR小于-10 d B。测试结果表明:输出电压均值为2.894 V,标准差为17 m V,温度系数为-370 ppm/℃,良率为94%。