基于SystemC的支持异源通信实体的NoC仿真架构

片上网络为具有多个处理单元的高速并行片上系统提供一种结构化的片上通信与互连的方法.当前丰富多样的通信实体的选择、建模和仿真,对于精确评估和优化片上网络的整体性能非常重要.本文提出了一种基于SystemC的片上网络仿真和评估构架,以结构化、自动化的方式,支持基于当前通信实体的NoC仿真和设计流程.     

通信网络扩展的一种优化方法

讨论了目前可靠性评估的常用方法和相应的测度指标,指出了当前可靠性评估技术的缺点和不足。针对以添加链路的形式扩展通信网络的过程,提出了一种基于生成树的通信网络扩展的优化方法,并且利用这种方法进行了某种网络拓扑结构扩展的仿真计算,与现存的其它方法的比较表明,这种基于生成树的优化方法设计合理、计算快速,可以有效地应用于实际的通信网络扩展的优化过程中。     

基于不对称方式的无线接入网络体系结构及性能仿真

首先介绍基于不对称方式的无线接入网络和3GPP定义的4类通信业务模式。然后找寻了基妻MATLAB无线通信仿真系统并对不对称方式和传统方式两种无线接入网络配置情况进行系统仿真，同时通过4类通信业务条件下的仿真结果评估无线接入网和核心网络的性能表现，最后根据软件仿真结果给出仿真数据分析和结论。     

2D-Mesh片上网络中通信密集点优化方法

针对2D-Mesh结构片上网络中通信密集点引发的网络拥塞问题,提出了一种分散通信密集点负载的方法,对网络互连结构进行局部调整,增加与大通信量模块相连的路由器数目,并设计了一种基于区域的XY-YX路由算法。仿真结果表明,该方法可以有效地降低通信延时,增大吞吐量。     

基于共享缓存的三维片上网络的功耗建模及分析

片上网络是为应对未来片上通信架构各种挑战而提出的一种新型解决方案。三维芯片技术相对于二维结构可以实现更高的集成度,更优越的性能,如混合集成和低延时。用于垂直互联的硅通孔技术,可以降低水平长互联线的长度,进而实现低延时、低功耗。本文根据具体的硅通孔的电容模型建立了三维网状片上网络的功耗模型。该模型可用于片上网络设计早期阶段的评估,实现快速的功耗预测。本文根据具体的尺寸信息选择了两种三维网状片上网络结构,分别具有一层和两层存储单元。仿真结果表明,在注入率为0.35的情况下,两种三维网状片上网络与传统的二维网状片上网络相比,功耗分别降低了14%和26.96%。     

LOMM:移动网格中的移动性管理机制

基于移动网格的覆盖网体系结构,本文提出基于分层覆盖网络的移动性管理机制LOMM.移动节点在入网和移动时,动态的将其位置信息向固定节点构成的核心覆盖网络中进行注册和更新;通信节点则通过核心覆盖网络的结构化路由方式来解析移动节点的当前位置.最后对移动性管理机制的性能进行理论分析和仿真分析.     

基于不对称方式的无线接入网络体系结构及性能仿真

首先介绍基于不对称方式的无线接入网络和3GPP定义的4类通信业务模式,然后搭建了基于MATLAB无线通信仿真系统并对不对称方式和传统方式两种无线接入网络配置情况进行系统仿真,同时通过4类通信业务条件下的仿真结果评估无线接入网和核心网络的性能表现,最后根据软件仿真结果给出仿真数据分析和结论。     

基于分布式仿真的无线电通信对抗效能评估系统

针对检验和评估无线电通信系统在作战背景下对抗效能的需要，提出了一种包括链路级、网络级和应用级仿真的系统总体设计结构。并从功能视图、结构视图和运行视图三个方面分析了总体设计框架。设计中采用HLA技术构架系统仿真联邦，仿真模型采用了结构化仿真和半实物仿真相结合的建模方法。基于面向对象技术的仿真模型库实现对各级仿真对抗模型的管理，保证了系统具有良好的通用性和可扩展性。最后讨论了几类关键仿真模型的建模过程。     

基于数字孪生的网络优化方法研究

在机动通信网络的应用场景下,随着业务通信过程的动态变化,通信网络前期规划的网络结构和网络参数在运行过程中是否能满足业务需求、是否在运行中出现过故障以及是否及时调整等问题无法得到及时有效的掌握.因此需要对当前网络的运行情况进行模拟仿真.基于此,提供一种基于数字孪生的通信网络优化方法,构建一套数字孪生网络有限生态环,将网络...     

三维片上网络内核测试

片上网络是一种新兴的大规模集成电路的设计方法.片上网络的测试包括对内核、路由器和通信通道的测试.本文主要提出了一种新的片上网络内核测试方法.该方法通过重用片上网络通信结构,采用基于单播的多播数据传递方式,以及一种无死锁的完全自适应路由方法来传递测试数据,显著地提高了通信效率,提升了测试的并行性,降低了测试成本.     

基于FPGA的NoC验证平台的构建

针对基于软件仿真片上网络NoC（Network on Chip）效率低的问题,提出基于FPGA的NoC验证平台构建方案。该平台集成可重用的流量产生器TG（Traffic Generation）,流量接收器TR（Traffic Receiver）以及NoC软件,用于对NoC原型系统进行功能验证和性能评估。实际设计一个多核NoC,并用该平台对其进行FPGA验证,结果表明该平台的验证速度比软件仿真提高16000倍以上,并能对多种不同结构、路由算法、流控策略的NoC进行功能验证和性能评估。     

Process variability-induced NoC link failure: A probabilistic model

As technology scales down, the amount of process variations increases causing Networks-on-Chip (NoC) links, designed to be identical, to have current and delay variations. Thus, some links may fail to meet design timing or power constraints. Using current and delay variations with design constraints, we estimate link failure probability across NoC links. Modeling results show that the average NoC link failure probability across a 4×4 mesh reaches 3.3% for voltage mode (VM) links and 3.7% for current mode (CM) links at 32 nm. The average NoC link failure probability also increases as the supply voltage decreases or the operating frequency increases. As NoC mesh size scales from 4×4 to 8×8, the link failure probability doubles to 8% for VM links at 22 nm. Topology evaluation shows that for small NoC size, the grid topology outperforms the tree one with lower amount of variation. On the other hand, for relatively large NoC sizes, the hierarchical tree and ring topologies outperform the grid topology with lower amount of variations across the links.     

应用于片上网络的BCH码的设计与实现

本文对差错控制编码技术在片上网络(NoC)中的应用进行了研究。通过对三种纠错码在纠错能力、码率、面积和功耗等方面的折中,本文设计实现了适用于片上网络通信的BCH码,并给出了仿真结果。最后将BCH码应用在Hermes NoC平台上,成功地实现了一个基于BCH码的交换—交换的NoC差错控制系统。     

基于OCP接口的片上网络性能评估平台

针对片上网络性能评估的通用性问题,提出将OCP协议运用到片上网络性能评估平台中,设计与实现了一个具有OCP接口的片上网络资源节点,该资源节点通过OCP协议与片上网络路由节点进行通信。以资源节点为主要构成单元,构建了片上网络性能评估平台。该评估平台采用集成化的设计方式,将流量产生机制、接收机制和性能分析逻辑单元集成在资源节点内部,使得平台易于灵活配置。本文结合具体的片上网络实例验证了该平台的正确性。     

可配置片上网络性能评估平台

为了弥补目前单纯采用软件或者硬件构建NoC验证平台的一些缺陷,采用软硬件结合的设计方法实现了NoC的FPGA验证与性能评估平台。利用该平台在Xilinx Virtex 6FPGA上对基于虚通道路由器的片上网络进行了验证。实验证明该验证平台功能完善,占用硬件资源少,综合时钟频率高,评估NoC系统的效率非常高。     

片上网络通信性能分析建模与缓存分配优化算法

该文建立了一种面向应用设计的片上网络的性能分析模型,并在此基础上提出了片上缓存优化策略和分配算法。在硬件实现平台上的仿真表明,该文建立的片上网络分析模型能很好地分析片上网络通信时延和路由节点各方向的阻塞概率,以此进行片上网络的缓存资源优化,能在同等缓存资源的情况下降低数据通过网络的平均时延,使片上网络的性能得到改善。     

Selective congestion control for mixed-critical networks-on-chip

Modern Networks-on-Chip (NoCs) must accommodate a diversity of temporal requirements, e.g., providing guarantees for real-time senders while reducing adverse performance impact on best-effort (BE) traffic. In this work, we propose a protocol-based adaptive congestion control. By selectively detouring real-time or BE traffic (i.e load balancing) and dynamic throttling of BE, we allow improving the NoC performance without costly hardware extensions. The introduced method offers safe and efficient integration of mixed-critical workloads through the coupling of flow control mechanisms with the path selection based on the current NoC state. The requested real-time reliability of the network is achieved through a predictable synchronization with control messages supported by a formal analysis and an experimental evaluation.     

基于云进化算法的NoC测试端口优化选择方法

针对片上网络(NoC)中大量节点的测试难题,提出了一种结合二维云进化算法优化选取NoC中测试端口位置,提高测试效率的方法。该方法结合NoC网格结构特点,采用重用测试访问机制和XY路由方式,由测试功耗限制确定端口对数,通过二维云模型对端口坐标进行统一建模,云进化算法自适应控制遗传变异的程度和搜索空间的范围,在测试功耗约束条件下,优化选取最佳测试端口的位置,达到总测试时间最少的目的。以SoCIN结构电路为仿真平台,分别对4×4网格和8×8网格结构NoC进行了实验仿真,结果表明,在NoC节点测试问题上,云进化算法能快速收敛到最优解,有效提高整体测试效率。     

High-level customization framework for application-specific NoC architectures

Network-on-Chip (NoC) has been recognized as the new paradigm to interconnect and organize a high number of cores. NoCs address global communication issues in System-on-Chips (SoC) involving communication-centric design and implementation of scalable communication structures evolving application-specific NoC design as a key challenge to modern SoC design. In this paper we present a SystemC customization framework and methodology for automatic design and evaluation of regular and irregular NoC architectures. The presented framework also supports application-specific optimization techniques such as priority assignment, node clustering and buffer sizing. Experimental results show that generated regular NoC architectures achieve an average of 5.5 % lower communication-cost compared to other regular NoC designs while irregular NoCs proved to achieve on average 4.5×higher throughput and 40 % network delay reduction compared to regular mesh topologies. In addition, employing a buffer sizing algorithm we achieve a reduction in network’s power consumption by an average of 45 % for both regular and irregular NoC design flow.     

面向实时数字信号系统关键链路延时的NoC映射方法研究

该文在面向功耗优化的经典NoC设计平台和映射算法基础上,针对实时数字信号处理电路固有的实时性特征,提出了一种新的面向最小化系统关键链路延时的NoC自主映射模型MM-Map。该模型在满足处理单元处理容限和链路带宽的约束下,采用基本遗传算法完成延时目标的优化求解。实验结果表明,该模型能节约一定硬件资源的消耗,得到近似全局最优延时解,映射过程简单,收敛效果好。