基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

基于FPGA的AVS帧内预测电路设计

提出了一种AVS高清视频编码器帧内预测模块硬件结构。通过对AVS帧内预测各个预测模式的分析,设计了帧内预测编码流水线结构和模式预测运算单元电路。根据各预测模式的编码运算关系,合理安排流水线结构,采用8 bit数据并行流水处理,实现了高清视频帧内预测实时编码。将除Plane模式之外的其他预测模式采用同一硬件电路来实现,对运算比较复杂的Plane模式单独设计了硬件结构,节省了硬件资源。     

H.264帧内预测算法的优化及应用

现存的视频压缩方法, 大多为提高视频的压缩效果和减少压缩时间, 而采用电路复杂并且造价高昂硬件电路. 针对该情况, 文章根据帧内预测算法的准确性与高效性, 采用H.264帧内预测算法并对其进行优化, 在此基础上设计硬件电路, 后结合JPEG图像压缩算法对视频进一步压缩,从而达到简化硬件电路、缩短编码时间、提高数据的传输速率与可靠性的目的. 测试表明, 研究能够达到上述目的且具有相对成本低廉的市场优势, 在无线视频监控领域上具有较好的发展前景.     

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

并行结构的AVS帧内预测编码器

分析了AVS高清实时帧内编码的实现难点,提出一种基于并行流水的AVS帧内预测编码器硬件架构.提前模式抉择,实现整数变换和量化模块的流水处理,以及预测部分的六路并行数据通路的流水处理,提高了数据处理能力.另外,在分析AVS帧内预测各模式算法的基础上,将亮度块和色度块具有相同预测值求解算法的模式共用同一个预测器,优化资源利用.实验结果表明,该电路在49 MHz时钟下工作时,能够实时编码1280×720,25帧/s的视频图像.     

H.264视频解码器中帧内预测模块的硬件设计

提出一种能实时处理的H.264/AVC帧内预测硬件结构.通过对H.264/AVC各个预测模式的分析,设计了一个通用运算单元,提高了硬件资源的可重用性.采用4个并行运算单元计算预测值,对运算比较复杂的plane模式预处理,并设计模式预测器,加快了系统处理速度.硬件电路结构已通过RTL级仿真及综合,并在Altera公司的C...     

一种可重构的H.264帧内预测硬件结构

H.264中的帧内预测是宏块解码的一部分,用来去除当前图像中的空间冗余,提高编码效率.本文根据帧内预测的特点,提出了一种合并运算的可重构硬件解码结构,将不同预测模式的相同运算进行整合,提高硬件模块的可重用性,在压缩硬件面积的同时,保证帧内预测的解码效率.基于上述方法实现的帧内预测模块已经通过了RTL级仿真和综合,在133MHz时钟频率下能够满足Baseline档次30帧/秒,分辨率为352x288视频序列的实时编解码对质量和速度的要求,被应用于符合H.264标准的网络视频会议平台中.     

深度透视H.264标准中的预测编码

基于帧间预测与帧内变换相结合的编码方式,在H.264混合编码中,引入了帧内预测的编码,并对H.264视频编码结构中用到的各种新技术和算法进行了详细分析.从理论上分析了帧内变换、预测编码算法,得出其优点,并通过实验验证了帧内变换、帧内预测、帧间预测的混合编码方法优越性.     

AVS解码器帧内预测模块硬件优化设计

根据AVS标准中的帧内预测算法特点提出一种用于AVS解码器的帧内预测硬件模块优化设计方案,该设计使用两维滤波单元对参考数据进行处理,每个块的帧内预测运算在8个时钟周期内完成.与此同时,结合寄存器的移位操作简化参考数据选择机制,避免大量高位宽数据选择器的使用,减少资源的消耗.综合结果表明,该设计满足高清图像的实时解码需求.     

AVS解码器自适应帧内预测的硬件实现

分析了先进音视频编码标准（Audio and Video Standard,AVS）的帧内预测算法,提出了实现自适应帧内预测的硬件架构。该硬件架构采用8×8块级自适应流水线,利用滑动窗口获取片上存储器中的参考样本,使用8个并行的处理单元（PE）计算预测值,用脉动阵列实现复杂色度Plane模式预测值的计算。基于Verilog HDL硬件描述语言实现设计并进行功能验证,仿真和综合结果表明设计符合要求。