5-Gb/s 0.18-μm CMOS集成时钟提取功能的2:1复接器设计

摘要：采用SMIC 0.18um CMOS工艺设计并实现了一个5-Gb/s在片集成时钟提取功能的2:1复接器,且该时钟提取子电路具有自动相位对准功能.芯片面积为670um*780um.在1.8V电压下,总功耗为112 mW, 输入灵敏度在50 mV以下, 输出单端摆幅大于300 mV. 测试结果表明,该复接器能够在不需要任何外接元件、参考时钟或外部相位调整下可靠地工作在1.8 Gb/s至2.6 Gb/s之间的任何输入数据速率. 该芯片可被用在并行光互连系统中.     

0.18 μm CMOS 10 Gb/s光接收机的单片集成数据再生电路

利用TSMC 0.18 μm CMOS工艺设计的,应用于光纤传输系统SDH STM-64速率级(10 Gb/s)的单片光接收机.该接收机包括限幅放大器、时钟恢复、数据判决电路.后仿真可工作在10 Gb/s速率上.该电路采用1.8 V电源电压,功耗500 mW,50 Ω负载上单端输出.摆幅340 mV,芯片面积1.968 mm×1.135 mm.     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

用于10Gb/s光接收机的BiCMOS放大电路

设计了一种用于SDH系统STM-64(10Gb/s)速率级光接收机中的BiCMOS放大电路,包括NMOS共栅-共源前置放大器和差分式BiCMOS主放大器;各个放大器中都引入了负反馈;并精选了元器件参数,采取了提速措施,以保证放大电路在低功耗下工作在10Gb/s或更高速率上.实验结果表明,所设计的放大电路在10Gb/s速率上,主放大器输入动态范围为42dB(3.2～500mV),50Ω负载电阻上的输出限幅约为250mV,小信号输入时的最高工作速率达到12Gb/s,放大电路可采用1.8～5.6V电源供电,平均功耗约为230mW,从而满足了光纤通信系统中的高性能要求.     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm^2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

0.18μm CMOS 10Gb/s光接收机限幅放大器

利用TSMC 0.18μm CMOS工艺设计了应用于SDH系统STM-64(10 Gb/s)速率级光接收机中的限幅放大器.该放大器采用了改进的Cherry-Hooper结构以获得高的增益带宽积,从而保证限幅放大器在10Gb/s以及更高的速率上工作.测试结果表明,此限幅放大器在10Gb/s速率上,输入动态范围为42dB(3.2mV~500mV),50Ω负载上的输出限幅在250mV,小信号输入时的最高工作速率为12Gb/s.限幅放大器采用1.8 V电源供电,功耗110mW.芯片的面积为0.7mm×0.9mm.     

基于半速率锁相环的5Gb/s CMOS单片时钟恢复电路

利用TSMC的O．18μm CMOS工艺,设计实现了单片集成的5 Gb/s锁相环型时钟恢复电路。该电路采用由半速率鉴相器、四相位环形电流控制振荡器、电荷泵以及环路滤波器组成的半速率锁相环结构。测试表明：在输入速率为5 Gb/s、长度为211-1伪随机序列的情况下,恢复出时钟的均方根抖动为4．7 ps。在偏离中心频率6MHz频率处的单边带相位噪声为-112．3 dBe/Hz。芯片面积仅为0．6mm×O．6 mm,采用1.8 V电源供电,功耗低于90 mW。     

基于电感并联峰化的宽带CMOS跨阻前置放大器

提出了一种基于TSMC0.18μm CMOS工艺的低噪声、低功耗的10Gb/s光通信接收机跨阻前置放大器(TIA)的设计。该TIA电路采用具有低输入阻抗的RGC(regulated cascode)结构作为输入级。同时,采用电感并联峰化和容性退化技术扩展TIA电路的带宽。当光电二极管电容为250fF时,该电路的-3dB带宽为9.2GHz,跨阻增益为57.6dBΩ,平均等效输入噪声电流谱密度约为16.5pA/(Hz)(1/2)(0～10GHz),电路的群时延为±20ps。在1.8V单电源供电时,功耗为26mV。     

一种二极管桥式跟踪保持电路设计

设计了一种基于二极管桥的两级全差分跟踪保持电路,两级模块由独立的时钟控制,可以各自工作在跟踪模式。芯片采用1μm GaAs HBT工艺实现,芯片大小为1.8mm×2mm,功耗2.75W。经测试,电路可以工作在1GS/s采样速率下,单端输入峰峰值250mV信号时采样带宽超过7GHz;单端输入峰峰值250mV,DC-2GHz信号时,电路具有8bit有效位。     

一种数据时钟恢复电路的研究与设计

提出了一种支持双数据率的数据时钟恢复电路,对电路中的鉴相器、环路滤波器、压控振荡器等进行了详细的分析研究和设计.基于0.18μm CMOS工艺,在电源电压1.8V下对电路进行仿真.仿真结果显示,电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为14 ps和12ps,功耗为80 mW.测试结果显示,时钟恢复电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为38 ps和27 ps.     

一种应用于8B/10B编码串并转换电路的低功耗LVDS接收器设计

低电压差分信号(LVDS)是串并转换电路(SerDes)的一种主流接口技术.本文设计并实现了一种适合于8B/10B编码串并转换电路的LVDS接收器(Receiver).本设计的指标完全兼容IEEEStd1593.3-1996标准.它支持最大0.05 V至2.35 V的共模电平输入范围,最小100 mV的差模输入,能够在至少40英寸FR4带状线上达到1.6 Gb/s的接收速率,平均功耗3 mw.电路设计基于0.18μm1.8 V/*3.3 VCMOS工艺,同时采用了3.3 V器件和1.8 V器件.     

2.5 Gbit/s光接收机电路的全集成

提供了应用于光纤传输系统同步数字体系(SDH)STM-16级别(2.5 Gb it/s)的全集成光接收机电路的设计。采用TSMC 0.25μm CMOS工艺进行流片。芯片对应于5μA的2.5 Gb it/s的PRBS输入码流(231-1),可恢复出一路1.25 GHz时钟,同时将2.5 Gb it/s的PRBS数据分接成4路625 Mb it/s数据,输出的时钟与数据均为标准的400 mV的PCML电平。芯片面积为1.04 mm×0.97 mm,电源电压为3.3 V时功耗为850 mW。     

12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.     

A 3.125-Gb/s inductroless transimpedance amplifier for optical communication in 0.35μm CMOS Xu Hui(徐晖), Feng Jun(冯军), Liu Quan(刘全), Li Wei(李伟)

采用0.35μm CMOS工艺设计了一种适用于光通信的低功耗前置放大器,芯片最高工作速率可达3.125Gb/s。该前置放大器采用RGC (Regulated Cascode)结构作为输入级,同时引入消直流电路来稳定电路的直流工作点。在片测试结果表明,前置放大器的跨阻增益为54.2dBΩ,-3dB带宽为2.31GHz,平均等效输入噪声电流谱密度为18.8pA/?Hz;输入为2.5Gb/s和3.125Gb/s信号时均可获得清晰眼图;3.3V单电源供电时,功耗仅为58.08mW,其中20mW来自输出缓冲。芯片面积为465μm435μm。     

10Gb／s0．18μm CMOS限幅放大器

采用SMIC0．18μm 1P6M混合信号CMOS工艺设计了10Gb／s限幅放大器。该放大器采用了带有级间反馈的三阶有源负反馈放大电路。在不使用无源电感的情况下,得到了足够的带宽以及频率响应平坦度。后仿真结果表明,该电路能够工作在10Gb／s速率上。小信号增益为46．25dB,-3dB带宽为9．16GHz,最小差分输入电压摆幅为10mV。在50Ω片外负载上输出的摆幅为760mV。该电路采用1．8V电源供电,功耗为183mW。核心面积500μm×250μm。     

一种采用半速结构的CMOS串行数据收发器的设计

设计了一种单片集成的CMOS串行数据收发器.该收发器用于线上速率为1.25Gb/s的千兆以太网中,全集成了发送和接收的功能,主要由时钟发生器、时钟数据恢复电路、并串/串并转换电路、线驱动器和均衡器组成.为了降低系统设计难度和电路功耗,收发器采用了半速率时钟结构.电路采用1.8V 0.18μm 1P6M CMOS数字工艺,芯片面积为2.0mm×1.9mm.经Cadence Spectre仿真验证以及流片测试,电路工作正常,功能良好.     

0118 Lm CMOS 10 Gbös 光接收机的 单片集成数据再生电路

摘　要: 利用TSMC 0118 Lm CMO S 工艺设计的, 应用于光纤传输系统SDH STM 264 速率级(10 Gb?s ) 的单片光接收 机。该接收机包括限幅放大器、时钟恢复、数据判决电路。后仿真可工作在10 Gb?s 速率上。该电路采用118V 电源电压, 功耗500 mW , 50 8 负载上单端输出。摆幅340 mV , 芯片面积11968 mm ×11135 mm。     

一种采用半速结构的CMOS串行数据收发器的设计

设计了一种单片集成的CMOS串行数据收发器．该收发器用于线上速率为1.25Gb/s的千兆以太网中,全集成了发送和接收的功能,主要由时钟发生器、时钟数据恢复电路、并串／串并转换电路、线驱动器和均衡器组成．为了降低系统设计难度和电路功耗,收发器采用了半速率时钟结构．电路采用1.8V 0.18μm 1P6M CMOS数字工艺,芯片面积为2.0mm×1.9mm．经Cadence Spectre仿真验证以及流片测试,电路工作正常,功能良好．     

10Gb/s0.18μm CMOS预处理芯片

介绍采用0.18μm CMOS工艺设计并实现的光纤通信接收机时钟恢复电路预处理器。核心电路采用乘法器加LC选频器的结构。测试结果表明,该电路可工作在10Gb/s 的输入速率上。     

具有时钟提取及倍频功能的 5Gb/s全速率复接器设计

采用SMIC 0．18μm CMOS工艺设计了一个具有时钟提取及倍频功能的5Gb／s全速率2：1复接电路。整个电路由两部分构成,即：全速率2：1复接器和时钟提取及倍频环路。其中,后者从一路2．5Gb／S输入数据中提取出时钟信号,并为前者提供所需的2．5GHz及5GHz的时钟。Pottbgcker鉴频鉴相器被运用以提高环路的捕获带宽。设计广泛采用了具有速度高和抗干扰能力强等诸多优点的电流模逻辑。仿真结果表明,本电路无需任何参考时钟,无需外接元件及手动相位调整或辅助捕获,就能可靠地工作在2．4～2．9Gb／s的输入数据速率上。芯片面积为812μm×675μm。电源电压1．8V时,功耗为162mW。