使用SignalTap II逻辑分析仪调试FPGA

本文介绍了可编程逻辑器件开发工具Quartus II中SingalTap II嵌入式逻辑分析器的使用,并给出一个具体的设计实例,详细介绍使用SignalTap II对FPGA调试的具体方法和步骤。     

用SignalTap Ⅱ逻辑分析仪调试FPGA

SignalTapⅡ内嵌逻辑分析仪是Altera公司QuartusⅡ软件中内嵌的一种调试程序，通过把一段执行逻辑分析功能的代码和客户的设计组合在一起编译、布局布线，完成传统逻辑分析仪的功能。介绍了SignalTapⅡ的基本内容、实现原理以及在实际工程中的应用环境。结合ATM交换矩阵的设计实例，详细阐述了用SignalTapⅡ对FPGA调试的具体方法和调试步骤，以及在工程中的使用全过程。分析比较了该方法与传统的外置式逻辑分析仪的优劣，对SignalTapⅡ应用条件进行了阐述。     

使用SignalTapⅡ逻辑分析仪调试FPGA

本文介绍了可编程逻辑器件开发工具quartusⅡ中SingalTapⅡ嵌入式逻辑分析器的使用，并给出一个具体的设计实例，详细介绍使用SignalTapⅡ对FPGA调试的具体方法和步骤。     

嵌入式逻辑分析仪在FPGA设计中的应用

设计和验证超高密度FPGA的方法是采用逻辑分析仪、示波器和总线分析仪,通过测试头和连接器把信号送到仪器上。随着FPGA设计复杂度的增加,传统的测试方法受到局限。在FPGA内部嵌入逻辑分析核,构成一种嵌入式逻辑分析仪,对FPGA器件内部所有的信号和节点进行测试,这一方法同样可以达到FPGA开发中硬件调试的要求,并且具有无干扰、便于升级和使用方便等优点。SignalTapⅡ正是这样一种嵌入式逻辑分析仪,本文详细介绍了其在调试FPGA时的具体方法和步骤。     

Mentor FPGA开发工具

FPGA厂商一般都提供集成的开发环境，如Altera QuartusⅡ和Xilinx ISE，基本上可以完成所有的设计输入（原理图或HDL）、仿真、综合、布线和下载等工作。初期的用户较多采用它们，但它们在设计仿真和逻辑综合方面不够理想，因此一般都会提供第三方EDA工具的接口，让用户更方便地利用其他EDA工具。     

容纳更多逻辑,体验Altera Stratix II FPGA的与众不同

不同的FPGA具有不同的体系结构，因此，在对比不同供货商的器件时，可能会造成混淆。为保证对比的公平性，Altera在70多个真实客户设计的基础上，进行了逻辑密度基准测试。结果表明，与Xilinx Virtex-4 FPGA相比，设计人员能够在Altero Strotix II FPGA中适配更多逻辑。例如：     

FPGA实现误码仪和逻辑分析仪

文章介绍了利用自制硬件平台实现误码测试仪和逻辑分析仪功能的软硬件原理及实现过程,将这两种功能同时嵌入到设备中,方便在各种场合测试产品通信性能,同时还可以作为独立的误码仪测试其他设备的通信质量。     

基于FPGA的简易逻辑分析仪

在嵌入式开发调试中,逻辑分析仪可以很好地辅助开发人员进行断点、触发和跟踪等调试。本设计应用FPGA（现场可编程门阵列）芯片和Verilog硬件描述语言设计8位简易逻辑分析仪,在模拟示波器上显示可移动的时间标志线,并采用LED（发光二极管）显示时间标志线所对应时刻的8路输入信号逻辑状态。系统以FPGA为控制核心,实现了FPGA与单片机的双工串行通信、触发控制、数据采集存储和示波器显示等功能。系统工作稳定可靠,测量结果准确无误。     

Quartus II软件8．1版

Altera公司发布了Quartus II软件8．1版,进一步巩固在CPLD、FPGA和HQrdCopy ASIC设计性能和效能上的地位。最新版Quartus II软件延续了公司保持高密度FPGA最短编译时间的历史,根据内部基准测试结果,编译时间比任何其他FPGA供应商的开发软件都要快三倍以上。利用QuartusII软件的增强特性,设计团队能够更迅速地达到时序逼近,降低功耗,减小研发成本,将产品尽快推向市场。     

最小正交误差Walsh序列信号源的FPGA实现

针对Walsh函数序列生成过程中的正交误差问题,选择利用复制理论产生Walsh序列,在Walsh序列生成过程中建立保证各路Walsh序列延时时间相等的仿真模型。模型建立原理是每个触发器产生每路Walsh序列信号,并将触发器设置成同步工作从而实现最小正交误差。对整个设计过程用Verilog HDL数字描述语言进行编程,并在Quartus II平台进行后仿真,后仿真结果和理论分析相一致,最后在FPGA上实现,为工程应用提供多位Walsh正交序列的生成。     

采样可选择的FPGA片内逻辑分析仪设计方法

针对大容量的信号采样时片内逻辑分析仪存储器资源紧张的情况,本文提出了一种采样可选择的FPGA片内逻辑分析仪的设计方法.本方法通过布局布线约束实现JTAG硬核的复用,并利用JTAG硬核修改FPGA内寄存器实现采样信号的重新选择.测试结果表明,与某商用工具相比,根据该方法实现的片内逻辑分析仪对采样信号进行N分组后,在同等条件下所需的片内存储资源降低到1/N,同时设计时序的稳定性得以保证.     

Altera：28nmFPGA上的创新技术超越摩尔定律

Altera公司在即将推出的采用先进28nm工艺制程的FPGA中采用创新技术,集成嵌入式Hard Copy模块、部分重新配置新方法以及嵌入28Gbps收发器,这些创新技术大大超越了摩尔定律本     

基于FPGA的逻辑分析仪多路量化显示电路的实现

介绍了数字逻辑分析仪工作原理,分析了硬件电路的各部分组成及功能。讨论了在普通示波器上实现多路数字逻辑信号量化显示电路设计的方案。在研究FPGA设计电路方法和特点的基础之上,给出了硬件实现的VHDL程序,并进行了时序仿真,表明了FPGA技术在电路设计方面比传统方法有较强的优势。     

一种基于FPGA的逻辑分析仪触发电路的设计

介绍数字逻辑分析仪触发电路的工作原理，讨论了EDA技术实现触发电路设计的方法，同时给出了总的时序仿真图和部分电路的程序设计。     

基于FPGA和DSP的2PSK调制器设计

比较了FPGA和DSP技术各自在开发方面的优劣,结合DSP理论用FPGA技术实现2PSK调制器的设计,应用QuartusⅡ中SignalTapⅡ嵌入式逻辑分析仪对所做设计进行信号分析,然后下载到硬件中实现设计功能。     

逻辑锁定和时序约束在高速数据采集中的应用

基于Altera现场可编程门阵列的逻辑锁定设计方法可提高复杂系统设计时的效率,在设计整合时,能更好地继承各个模块的实现结果;约束编辑器提供了指导Quartus II软件对设计进行时序收敛的一种手段。介绍了如何利用这两种设计方法对数字存储示波器中高速数据存储电路性能进行优化,并完成了4个相位不同,频率为250 MHz的数据通道的1 GHz数据流的存储。