Altera演示FPGA中高性能DDR4存储器数据速率

Altera公司在硅片中演示了DDR4存储器接口,其工作速率是2 666 Mbps。Altera的Arria 10FPGA和SoC能够支持这一速率DDR4存储器,存储器性能比前一代FPGA提高了43%。硬件设计人员现在可以使用最新的Quartus II软件v14.1,在Arria 10FPGA和SoC设计中实现2 666 Mbps DDR4存储器数据速率。视频演示表明,鲁棒的存储器接口能够工作在2 666 Mbps,并具有一     

X射线探测器数据采集与实时传输系统

根据自主设计的X射线探测器读出芯片数据量大、速度快和连续性的特点。设计了基于现场可编程逻辑门阵列(FPGA)、第二代双倍数据率同步动态随机存储器(DDR2)与第三代通用串行总线(USB3. 0)的X射线探测器数据采集与实时传输系统。系统以FPGA和USB 3. 0协议为核心,由FPGA采集X射线探测器读出芯片的24通道数字信号,并送入DDR2存储器中进行高速缓存,高速缓存的数据最终被USB 3. 0接口传输至PC端进行实时处理。该系统数据采集的吞吐率可达2 400 Mbps,USB接口传输速率可达2. 5 Gbps,能够满足X射线探测系统中高速采集与实时传输的要求。     

USB3.0接口在数据存储系统中的应用

目前存储器需存储的数据量越来越大,高速数据传输系统的需求变得极为迫切;为实现海量数据的高速稳定传输,并同时具有便携性及兼容性等特征,介绍了一种以FPGA为控制核心,DDR2 SDRAM为高速大容量缓存,USB3.0接口作为记录器与计算机进行数据通信接口的高速数据传输系统,通过模块硬件电路及软件协议实现了数据的高可靠性稳定传输,解决了大容量存储器和计算机之间的数据传输速度瓶颈;经长期试验证明:该接口传输速度可稳定达到150M/s,且数据可靠无误,满足任务设计要求.     

基于FPGA和USB3.0的高速CameraLink图像采集

采用Xilinx Artix-7FPGA和Cypress CYUSB3014为核心处理模块,配以DDR3作为帧存,设计了一套高速CameraLink图像采集传输系统。系统利用XilinxArtix-7自带的ISERDESE资源将串行LVDS的CameraLink视频流转换为TTL并行信号,DDR3存储器作为帧存对输入视频进行缓存,缓存之后的视频信号经过CYUSB3014芯片转换成符合UVC协议的输出数据,通过USB3.0的数据接口发送至PC机,在PC端上能够正常显示。     

基于双CPCI总线的地震数据采集接口卡设计

针对地震勘探大数据量的采集要求,设计了一种基于双CPCI总线的地震数据采集接口卡。接口卡采用双CPCI总线结构,使用高性能的FPGA和DDR2 SDRAM进行数据处理和存储,实现地震数据的高速采集、预处理及CPCI总线传输等功能。重点介绍了双CPCI总线结构、存储器接口以及高速通信接口的设计和实现方案。海上生产应用结果表明,板卡满足海上地震勘探对接口卡的采集、处理和存储要求。     

基于S3C2440和AD9248的高速采集系统的设计

设计了一个利用高速A/D、FIFO以及ARM9实现的高速数据采集系统.通过ARM9控制高速A/D转换和FIFO的读写,并采用大容量的板载数据存储器,可以实现较长时间的连续采集.设计了网络接口和USB接口实现数据的保存和传输,并设计了GPS授时模块接口以实现多个站点的同时数据采集.     

基于FPGA的DDR3多端口读写存储管理设计

为了解决视频图形显示系统中多个端口访问DDR3时出现的数据存储冲突问题,设计了一种基于FPGA的DDR3存储管理系统。DDR3存储器控制模块使用MIG生成DDR3控制器,只需通过用户接口信号就能完成DDR3读写操作。DDR3用户接口仲裁控制模块将中断请求分成多个子请求,实现视频中断和图形中断的并行处理。帧地址控制模块确保当前输出帧输出的是最新写满的帧。验证结果表明,设计的DDR3存储管理系统降低了多端口读写DDR3的复杂度,提高了并行处理的速度。     

基于FPGA的大容量数据高速采集系统的设计

介绍了一种基于DDR2 SDRAM与USB 2.0接口的大容量数据高速采集系统,该系统以FPGA为控制核心;利用FPGA的内部模块化的编程、DDR2 SDRAM的大容量存储以及USB 2.0接口的高速传输能力实现了数据的高速采集、大容量存储和传输;该系统支持热插拨和即插即用,使用方便;实验结果表明该系统可以实时高速的进行数据采集、存储和传输,最高传输速率可达20 MByte/s;在信号的高速采集领域有着很高的应用价值。     

一种基于DDR高速图像缓存的实现

提出了基于 DDR 存储器的高速 FIFO 图像缓存方案,降低了用户接口的设计难度,实现了高速缓存的容量扩展,并成功应用于工程项目。本文设计中使用16bit 数据位宽的 DDR 器件,创新地实现了行猝发的操作模式,极大地提高了数据吞吐量。在工作时钟为100MHz 的条件下实现了平均缓存速度高达360MB/s,接近理论峰值数据吞吐量400MB/s。     

FPGA在大幅面高速彩色喷绘机喷头接口中的应用

研究了基于FPGA的同步FIFO和移位寄存器,利用同步FIFO作为大幅面高速彩色喷绘机喷头与上位机之间数据传输以及接口数据传输的缓存模块。该设计在保证数据传输实时性的前提下,解决了喷头和上位机像素数据格式方向不一致的问题,并消除了部分数据冗余。     

DDR2 SDRAM控制器接口的FPGA设计及实现

DDR2 SDRAM是第二代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。DDR2芯片的控制较为复杂,为了解决DDR2芯片的驱动及功能验证问题,在介绍了其特点和工作机制的基础上,提出了一种简化的工作流程图,进而给出该控制器的总体设计、FPGA器件的引脚分配及验证方法。其中验证方法采用Verilog HDL硬件描述语言构建了DDR2控制器IP软核的测试平台,通过ModelSim软件对DDR2仿真模型测试无误后,再使用QuartusII软件的嵌入式逻辑分析仪工具SignalTap II抓取FPGA开发板实时信号。开发板上的验证结果表明：DDR2芯片初始化成功;其引脚上有稳定的读写数据;在双沿时钟频率200MHz下,写入数据和读出数据一致。故DDR2控制器设计达到要求,且控制器接口简单、工作稳定、移植性强。     

便携式数据采集器的数据传输控制系统设计

当前数据采集器在数据传输过程中,存在数据传输效率低,数据安全性得不到保障等问题。现在针对这些问题,设计了一种便携式数据采集器的数据传输控制系统。数据传输控制系统通过FPGA转换器接口对数据进行采集,将采集到的数据除杂并存储在DDR2 SDRAM中,然后将这些数据应有核心处理的FIFO芯片进行处理,保障数据传输过程中的数据传输效率。对系统的数据传输效率与丢包率进行实验,实验结果表明,便携式数据采集器的数据传输控制系统有效减小数据丢包率,对于数据攻击的控制准确度达到98.92%。     

基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。     

DDR2 SDRAM控制器在机载显控系统中的应用

飞机座舱显示系统是航电电子系统的重要组成部分,随着显示器和显示控制系统的高度集成,传统的SDRAM和DDRSDRAM已经无法满足显示所需的大容量存储空间和高速率的读写。本文提出一种基于FPGA的DDR2 SDRAM的设计方法,在速率、存储量和带宽等方面满足了机舱显示系统的要求,同时该设计在模块化的基础上解决了DDR2 SDRAM控制器所面临的读写时序复杂、参数繁多等问题,可移植性比较强。     

ADSP-TS101外部总线接口技术

ADSP-TS101是ADI公司新一代高性能浮点DSP,开始应用在高速数据采集和处理系统中。TS101外部总线接口可编程,方便和各种总线外设接口。本文结合TS101与同步FIFO、SDRAM和FPGA的接口实例,介绍了TS101的接口技术,可作为基于TigerSHARC系列DSP的应用系统设计参考。     

嵌入式系统的显卡方案设计

介绍具有面向微处理器的通用接口显卡系统,可使低速微处理器轻松驱动高分辨率显示器,且占用微处理器的时间极少。该方案以DDR SDRAM为显存存储图像数据,以FPGA为核心,控制并读/写显存中的数据,并将显存中的数据同步到液晶屏的驱动时钟下,形成持续的数据流,同时输出控制信号控制液晶屏的驱动,嵌入式微处理器仅需要在改变图像时输出数据,而不需持续输出驱动信号和数据流,从而大大降低嵌入式处理器的驱动负担。     

基于PCI-E总线的高速数据传输卡的设计与实现

介绍了用于改善合成孔径雷达数据回放模块性能的高速数据传输卡的设计与实现;传输卡通过PCI Express总线与主机进行数据交互,配置两组DDR2SDRAM进行乒乓操作实现大容量高速缓存,在输入、输出数据传输率不匹配的情况下保证数据传输稳定、可靠;选用PLX公司的接口芯片PEX8311实现PCI Express总线接口功能,FPGA逻辑实现DDR2SDRAM控制器;测试结果表明,传输板数据传输率不低于100MB/s,工作状态稳定,达到了预期指标,具有一定的实用性和良好的应用前景。     

基于FPGA的实时双目图像采集与预处理系统设计

针对目前智能交通监控系统中动态目标数据量大、噪声干扰多、实时性要求高等问题,设计了基于FPGA的实时双目图像采集与预处理系统。利用FPGA的并行特性和流水线技术,实时采集双通道图像数据,且通过DDR3 SDRAM缓存,再将其用拼接方式输出显示;采用像素排序流水线操作,实现了基于FPGA的并行中值滤波算法,提高了算法处理速度。试验结果表明,所设计的双目图像采集与预处理系统能够实现图像的实时采集与显示,并能快速地进行图像降噪处理。     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

DDR SDRAM控制器的设计与实现

DDR SDRAM存储器已经得到广泛的应用。本文详细分析了DDR SDRAM控制器的结构和关键技术，并介绍了基于Altera FPGA的DDR SDRAM控制器实现。我们在深入分析DDR存储控制器工作原理及其内部结构后，直接使用Altera公司提供的IP核，在QuartusⅡ5．0开发环境中调用MegaCore（Altera公司的IPcore），根据具体应用需求进行了DDR SDRAM控制器的设计并加以实现。