ATE测试中抖动对高性能ADC测试结果的影响与分析

主要针对高速ADC测试技术进行研究,其时钟信号及输入模拟信号均需要输入非常"干净"即抖动很小的信号,从理论上分析了不同的时钟抖动在不同速率下对ADC测试结果的影响。实际使用ATE针对一款12位、105 MS/s高性能ADC进行测试,分别采用两种不同时钟抖动条件的模块提供时钟信号和输入模拟信号,对比两种情况下测得的ADC动态参数如SNR、SINAD、SFDR等测试结果,SNR测试结果在不同的频点约有2~5 d B的差异,验证了信号抖动对ADC测试结果带来了不可忽视的影响。     

时钟抖动测量方法

研究了时钟抖动的测量方法，并根据时钟抖动与ADC采样信号信噪比之间的关系，提出利用信噪比测量时钟抖动的两种方法：（1）通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法；（2）通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法。同时利用Matlab分别对两种方法进行了仿真和验证。最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动。测量结果表明，频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确，并且具有很好的一致性。     

软件无线电中ADC孔径抖动对SNR影响的建模与仿真

利用Simulink建立了两种仿真模型验证分析软件无线电中ADC孔径抖动对SNR的影响,模型一采用输入信号的抖动来仿真ADC采样孔径抖动产生的影响,模型二采用时钟源加入高斯噪声的方法较真实地模拟了ADC采样时钟的抖动情况。两种模型的仿真曲线与理论曲线基本吻合,证明了模型的正确性,尤其是模型二建模解决了有抖动的采样脉冲产生和参数计算中信号同步的关键问题,得到了更真实、准确的特性曲线,为深入研究高速高精度ADC的孔径抖动测量、分析和控制提供了一个比较可靠的依据,对系统设计提供了有益帮助。     

开放式电阻抗成像中数字相敏检波器设计

开放式电阻抗成像技术对测量系统的精度要求很高,为此研制了基于FPGA的数字相敏检波器(DPSD)以用于电阻抗成像的数据测量。通过分析DPSD的信号采集与计算原理,给出了关键参数的计算,基于DDS技术的ADC时钟设计方法。同时设计了高速多通道ADC转换电路,低抖动性能的ADC时钟电路、FPGA实现实时数字相敏检波的计算方法,提高了系统的信噪比。经实验测试表明,在1KHz~1MHz正弦信号注入频率的条件下,系统的信噪比最高可达104dB,精度高,稳定度好。     

CDCE906倍频性能分析

倍频后的时钟作为采样时钟提供给模数转换器(ADC),倍频带来的时钟抖动会限制输出信噪比的提高。为了尽可能降低时钟抖动,可以采用专用时钟合成器实现倍频。CDCE906是一款高稳定性的时钟合成芯片,时钟抖动较低。本文提出了CDCE906倍频在某雷达信号处理机中的软硬件实现,并对倍频后时钟进行分析,实验结果证明其性能优于普通FPGA。     

基于瞬时相位分析的时钟抖动检测方法

针对时钟信号抖动的测量问题,提出了一种通过分析信号瞬时相位来测量信号抖动的新方法.该方法利用基于双窗函数频域法实现的希尔伯特变换来构造待测时钟信号的解析信号,再由该解析信号提取出待测信号各个时刻的瞬时相位,最后通过分析相位的抖动计算出时钟信号的抖动.用该方法对实例含抖动时钟信号进行了仿真实验,结果表明所测抖动与在待测时钟信号中加入的抖动一致;在窗函数的对比实验中,该方法表现出了更好的测量精度.     

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求，给出了时钟相位噪声和时钟抖动的转换关系；采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片，设计了时钟生成电路，2 500 MHz输出时钟抖动测量值90 fs（整数工作模式，输入频率100 MHz，鉴相频率100 MHz，环路滤波带宽127 kHz，积分区间［10 kHz，10 MHz］）。对比时钟生成电路在各种工作模式下的性能，给出了对应的设计指南。     

雷达信号处理机并行自动测试系统设计

为了测试和评价某型雷达信号处理机的功能与性能,提供了一种以PCI总线为基础,结合虚拟仪器、数据库和直接数字频率合成等技术的多机并行自动测试系统设计,实现了为雷达信号处理机提供雷达回波模拟、高稳定度ADC采集时钟和多通道多类型信号输入,重点完成对雷达信号处理机多类型通讯总线测试和关键性能实时检测与分析,结合典型产品定量给出测试结果并分析,验证了测试系统的有效性。     

信号串扰对高速模数转换器性能影响的分析

基于实际电路的模数转换系统建立性能分析模型,分析电路信号串扰对转换时钟的干扰,并对转换时钟在信号串扰和噪声影响下的模数转换性能进行研究,推导出有信号串扰时的时钟抖动的模数转换解析表达式,证明转换结果含有和串扰信号频率相关的无穷多项高次谐波分量,并会导致模数转换器性能降低.仿真结果证明了相关分析的正确性,通过试验进一步说明了电路信号串扰对模数转换结果的影响.     

ADC动态特性测试中采样率的选取研究

从ADC的模型建立出发,通过分析量化误差的频域特性和采样过程,提出了一种在频域对ADC进行动态特性测试时,如何根据输入信号频率f0选取恰当的ADC采样率fs的方法,从而有效避免谐波混叠现象,提高测试准确度.实验结果证明了理论分析的正确性,分析结果对ADC的测试和设计具有理论指导意义.     

一种测量模数变换器孔径晃动的方法

孔径晃动是模数变换器（ＡＤＣ）的一个重要性能指标，但目前还没有一种完善的测量方法。文中提出了一种用两个不同频率正弦信号作输入的频谱累加平均方法来测量实际ＡＤＣ孔径晃动，分析了测量误差，指出了减小测量误差的途径：在ＡＤＣ模拟带宽允许范围内尽可能提高较高一个输入信号频率；较高一个输入信号频率选定后，另一个输入信号频率尽量低；通过增加数据长度和累加次数的方法更精确的估计噪声能量。作者进行了计算机模拟，模     

基于时钟树机制的超高速数字锁相放大系统

在超高速数字锁相系统中,虽然可以采用时间交替并行模数转换（Analog-to-digital converter, ADC）结构解决采样速率和采样精度的矛盾,但系统极易受各通道采样时钟抖动的影响。在分析采样时钟抖动与采样有效位数及动态范围关系的基础上,设计了一种基于时钟树机制的并联ADC交替采样结构的超高速数字锁相放大系统。实验结果表明,在相同的测试条件下,该系统比国外主流厂商的商用锁相放大器信噪比提高了约17.5 dB。     

采样时钟抖动对伪码测距精度的影响

在皮卫星的伪码再生测距中,大量采用数字信号处理技术.而皮卫星体积小、功耗低特点决定只能采用较低指标的晶振源和简化的处理电路,两者带来的A/D采样时钟抖动会影响伪码跟踪环的跟踪性能,进而降低测距精度.分析了A/D采样时钟抖动在伪码测距处理过程中的噪声模型,并对码跟踪环的跟踪性能的影响进行了分析,仿真结果显示A/D采样时钟抖动、采样位数和中频共同作用影响伪码测距精度.     

一种改进的时钟定时抖动估计方法

研究了时钟相位噪声与时钟定时抖动的转化问题,时钟相位噪声是对时钟源噪声频谱的频域表示,而时钟定时抖动是对时钟周期精度的时域度量;针对目前已有的由时钟相位噪声估计时钟定时抖动的快速积分方法的不准确问题,分析了误差产生的原因,提出了一种改进的由时钟相位噪声估计时钟定时抖动的快速积分方法,并推导出一组由时钟相位噪声估计时钟定时抖动的快速积分公式;最后,通过一个数据采集实验,验证了所提出的新方法的正确性与可靠性。     

TMS320F2812芯片ADC模数转换精度的分析

TMS320F2812是高集成、高性能指令控制应用芯片,但其ADC模数转换单元易受干扰,精度差。本文从实际应用的角度出发,通过比较硬件滤波、电源滤波、软件滤波、工作时钟频率、ADC转换窗口、外部RAM等外围设计因素,提出了电源、软硬件滤波综合方案,以提高ADC模数转换精度。     

基于多中继散射组网的时钟恢复方案

由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案。该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案。数字锁相环主要是利用定时误差恢复出一个存在抖动的时钟,再由模拟锁相环对恢复出的抖动时钟进一步提纯。传统时钟恢复方案的误差为输入码率下的一比特时长,该新型方案将提高误差精度,从而大大降低在多中继传输中的时钟抖动,这将是散射通信组网的关键技术。     

A tracking clock recovery receiver for 4-Gbps signaling

We previously described a design for a 4-Gbps signaling system that uses transmitter equalization to overcome the frequency-dependent attenuation in transmission lines due mainly to skin effect and dielectric absorption. Since then, at least one other group has built an experimental system that uses a similar approach. We present here experimental results from an implementation of this idea in 0.5-micron CMOS, showing the effectiveness of a simple transition-filter equalization technique. Our experimental chip uses a tracking clock recovery receiver, in which a 21-phase clock is servoed to center every other clock on the center of the data “eye”. Although oversampling clock recovery can reject jitter up to the lesser of the minimum transition frequency or the data clock frequency, it introduces quantization jitter of ∓/2k of the bit cell, where k is the number of samples per cell. Tracking recovery gives better performance when there is little jitter above the cut-off frequency of the tracking control loop, avoids quantization jitter entirely, and allows transmitter encoding with much longer run lengths. Electrical measurements in very high speed signaling systems are quite difficult to perform with conventional instrumentation, particularly for on-chip signals. To solve this problem, our design contains simple CMOS analog samplers that enable observation of on-chip signals