Viterbi译码器的硬件实现

介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

Viterbi译码器的FPGA实现

详细分析了(2,1,6)Viterbi译码器的实现结构,提出了基于模块化并行算法构建Viterbi译码器,并利用Verilog在XilinxISE6.2中进行了建模仿真和综合,实验结果表明采用该结构体系,不仅降低了Viterbi译码器实现的复杂度,而且较好地均衡了面积和速度相互制约的矛盾。     

用FPGA实现Viterbi译码器

结合Viterbi译码算法和最新的FPGA实现技术，对实现Viterbi译码器的两种常见实现思路进行分析，仿真并采用FPGA对其中的一种进行了终端验证。对两种算法采用Verilog Hdl实现，其中寄存器交换算法实现起来相对简单，对其进行了终端验证；基于存储器管理的算法实现起来相对困难，回溯模块和存储器寻址是实现的难点与焦点，本论文提出了两种存储器的寻址方法，并对其进行了仿真。整个设计采用Verilog HDL实现。     

大约束度Viterbi译码器在FPGA中的实现

本文介绍了针对约束长度为9,码率为1/2卷积码的Viterbi译码器在FPGA中的一种实现方案,其中采用了串并结合的方法兼顾面积和速度,并用流水线结构来提高译码速度.测试结果表明,本设计消耗硬件资源极少,译码速度满足IS-95 CDMA、3GPP等无线通信的要求.     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

基于FPGA的Viterbi译码器设计

卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的（2,1,7）Viterbi译码器,同时给出了时序仿真图。     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带(UWB)通信系统的(2,1,6)卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器以及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现,完成了Viterbi译码器硬件设计.该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50%的硬件资源.     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带（UWB）通信系统的（2,1,6）卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现。完成了Viterbi译码器硬件设计。该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50％的硬件资源。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

FPGA上分布式Viterbi译码器实现技术

分布式Viterbi译码器是一种物理分散、逻辑统一的译码器。它在多个现场可编程阵列（FPGA）上实现多功能模块,以充分利用各FPGA的容裕量,达到系统资源分配的平衡。通过一个大规模设计中分布式Viterbi译码器实例的剖析,说明分布式结构设计的特点及实现技术。这里给出的Viterbi译码器实例对其他分布式FPGA器件的设计也有较高的参考价值。     

无线通信系统维特比译码的FPGA仿真验证

在设计宽带无线通信系统的基带平台中,采用一种基于FPGA仿真工具Active HDL和目前广泛用于数字信号处理、数值分析等的实用软件Matlab相结合的方法,通过实现(2,1,7)卷积编码的全并行维特比软判决译码的FPGA设计仿真和算法验证,提出一种利用Matlab进行测试向量的生成和验证,以简化仿真测试序列的手工输入,提高FPGA设计进程和保证代码质量的方法。     

基于FPGA的高性能Viterbi译码器的设计

卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善.     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

一种基于FPGA的Viterbi译码器优化算法

Viterbi译码是卷积码的最佳译码算法,针对Viterbi译码器实现中资源消耗、译码速度、处理时延和结构等问题,通过对Viterbi译码算法及卷积码编码网格图特点的分析,提出一种在FPGA设计中,采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明,该方案与传统的译码算法相比,具有更高的速度、更低的时延和更简单的结构。     

基于Xilinx FPGA的高速Viterbi回溯译码器

分析了新一代通信系统的发展对Viterbi译码器速率提出了更高的要求，通过优化Viterbi译码器结构，在Xilinx Virtex II PFGA上实现了速率30Mb／s以上的256状态Viterbi软译码。     

一种基于FPGA的Viterbi译码器的研究与设计

针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。     

Viterbi解码器RTL级设计优化

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。     

基于IP核的Viterbi译码器实现

Viterbi译码器在通信系统中应用非常普遍,针对采用DSP只能进行相对较低速率的Viterbi译码的问题,人们开始采用FPGA实现高速率Viterbi译码。本文首先简单描述了Viterbi译码的基本过程,接着根据Viterbi译码器IP核的特点,分别详细介绍了并行结构、混合结构和基于混合结构的增信删余3种Viterbi译码器IP核的主要性能和使用方法,并通过应用实例给出了译码器IP核的性能仿真。