基于FFT的均匀信道化滤波

针对基于快速傅里叶变换(FFT)的信道化滤波质量差的问题对FFT的滤波原理公式进行了推导,详细讨论了如何应用频域抽取和补零的方法解除FFT点数与低通原型滤波器长度之间的固定关系,从而能够设计出高性能的低通原型滤波器以进一步提高FFT的滤渡质量,最后通过仿真验证了方法的有效性.     

q×2m的高速FFT处理器设计

对非2次幂长度的海量数据FFT处理器设计,采用补零技术会造成巨大硬件资源的浪费,且影响算法性能．提出了一种适合于硬件实现,可处理数据长度为q×2“的FFT算法（q为非2质数）以及基于此算法的FFT处理器设计方法．提出的操作数地址映射方法充分利用了算法的同址特性,使得在最少的存储空间需求下,达到最大的数据并行性;设计的混合运算单元有效地统一了混合基和q点DFT运算,减少了运算部件的资源占用率,使得多个运算单元的并行成为可能．仿真结果表明,计算16位20480点DFT运算需要7181个时钟周期,系统频率达到了105MHz．不仅有效地扩展了FFT处理器的数据处理范围,同时满足SAR等实时系统对处理速度的要求．     

按频域抽取的RB FFT算法

本文给出了按频域抽取的RB FFT及其改进算法。并讨论了它们的运算量和计算结构。     

q×2m的高速FFT处理器设计

对非2次幂长度的海量数据FFT处理器设计,采用补零技术会造成巨大硬件资源的浪费,且影响算法性能.提出了一种适合于硬件实现,可处理数据长度为q×2m的FFT算法(q为非2质数)以及基于此算法的FFT处理器设计方法.提出的操作数地址映射方法充分利用了算法的同址特性,使得在最少的存储空间需求下,达到最大的数据并行性;设计的混合运算单元有效地统一了混合基和q点DFT运算,减少了运算部件的资源占用率,使得多个运算单元的并行成为可能.仿真结果表明,计算16位20480点DFT运算需要7181个时钟周期,系统频率达到了105 MHz.不仅有效地扩展了FFT处理器的数据处理范围,同时满足SAR等实时系统对处理速度的要求.     

一种改进FFT算法在DSP上的实现

快速傅里叶变换(FFT)是数字信号处理中最为重要的工具之一。而在具体硬件实现中,如何减少内存引用次数,以降低功耗具有更重要的意义。论文以基2按时间抽取FFT为例,在深入分析旋转因子性质的基础上,提出了一种改进FFT算法可以减少旋转因子的引用次数,消除冗余的内存引用,并给出了在DSPVC5402平台上的实验数据。表明了该算法是切实有效的。     

基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N（N=2M,M=2,3,4…）点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。     

大气数值模式中FFT算法的设计与实现

大气数值模式中常用到的FFT软件包FFT99由于没有考虑硬件配置和FFT算法的变换参数影响,造成计算效率不高．因此,本文基于FFTw3,根据大气数值模式的特殊需求,设计实现了新的FFT99软件包SC—FFT99．数值试验表明,在FFT计算速度方面,根据新算法设计的SC～FFT99软件包比FFT99有较大的提高．理想情况下,SC—FFT99计算速度比FFT99快2．5到3．5倍．并且SC_FFT99已应用于中国科学院大气物理研究所开发的大气环流模式IAPAGCM4．0的数值模拟,测试结果显示：计算速度比原来的FFT99快0．39倍．     

基于CUDA架构的FFT并行计算研究

FFT（快速傅里叶变换）是基于提高DFT（离散傅里叶变换）计算的高效算法,它在众多科学和工程领域都得到了广泛的应用。自FFT算法出现以后,从早期的以降低复杂度到近年以来的大规模并行FFT计算,各种优化算法得到广泛的研究。在并行运算领域中,随着可编程的、并行化GPU的不断推广,特别是通用并行统一计算架构CUDA的出现,极大增强了GPU的计算能力,在编程和优化等方面都有显著地提升。鉴于此,本文在分析FFT算法实现的基础上,研究了一种适合GPU运算的FFT并行计算方法,并通过CUDA架构实现了FFT算法在GPU上的运算。该方法的引入在理论不计算数据传输的情况下,使一维FFT运算时间的复杂度由O（N logN2）可以降到O（N/rlogN2）。通过验证,本文提出的CUDA的并行FFT方法得到较好的加速效果,在精度计算上也符合实际的要求,从而证明了该方法的正确性和有效性。     

基于FPGA的FFT处理器研究与设计

给出了一种基于GORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算.该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点.该设计已在Ahera芯片EP2C35F672C6上进行了时序仿真,能够满足50MHz的系统时钟.     

计算二维FFT的MIMD并行算法

1.引言 Mueller提出一种计算信号阵列S(N,N)(设N=2~M)二维FFT的并行算法,它要用N~2/2个处理单元和2N个M立方体网,资源开销巨大,结构复杂,难以实现。而本文提出的两种计算信号阵列S(N,N)二维FFT的并行算法,一种叫宏流水线MIMD并     

FFT algorithms for vector computers

The adaptation of the Cooley—Tukey, the Pease and the Stockham FFT's to vector computers is discussed. Each of these algorithms computes the same result namely, the discrete Fourier transform. They differ only in the way that intermediate computations are stored. Yet it is this difference that makes one or the other more appropriate depending on the application. This difference also influences the computational efficiency on a vector computer and motivates the development of methods to improve efficiency. Each of the FFT's is defined rigorously by a short expository FORTRAN program which provides the basis for discussions about vectorization. Several methods for lengthening vectors are discussed, including the case of multiple and multi-dimensional transforms where M sequences of length N can be transformed as a single sequence of length MN using a ‘truncated’ FFT. The implementation of an in place FFT on a computer with memory-to-memory architecture is made possible by in place matrix-vector multiplication.     

面向VLSI实现的FFT并行算法

本文提出了一种新的面向ＶＬＳＩ实现的ＦＦＴ并行算法，其中旋转因子所占ＲＯＭ的存储容量达到最小，因而有利于ＦＦＴ处理器的片内集成。     

实时FFT程序的MMX优化

本文介绍了一种在通用微机上对音频范围的实时信号数据直接进行ＦＦＴ运算的有效方法。其程序的核心部分使用了ＭＭＸ技术予以优化。因此,具有较高的运算速度与精度,实用性较强。     

基于FPGA的FFT计算方法研究

由于目前对快速码捕获速度的要求越来越高,而目前使用比较普遍的码捕获方法是基于FFT的快速码捕获.因此开发出一种快速简单实用的FFT计算方法势在必行.利用FPGA的丰富资源以及灵活的IPCore功能,使设计流程大大简化,为实现FFT算法提供了一种方便快捷的方法.仿真和实验结果证明,该方法准确可靠,计算速度快.     

采用CORDIC流水线结构的FFT处理器的改进

CORDIC流水线结构因其高吞吐率及规整性,而很适合于FFT蝶形运算,但其缺点是耗资源多,本文从FFT中旋转因子固定不任意的特点出发,根据CORDIC基本旋转角度与缩放因子的对应关系和缩放因子之间的转换规律,对CORDIC流水线结构进行了改进,在蝶形运算速度不变的情况下,进一步减少所耗资源,在字长为16位的FFT中,每个旋转因子可用25位的控制序列来替代,从而使每个旋转因子的存储空间由32位减少到25位。     

一种高速并行FFT处理器的VLSI结构设计

在OFDM系统的实现中,高速FFT处理器是关键。在分析了基4按时域抽取快速傅立叶变换(FFT)算法特点的基础上,研究了一种高性能FFT处理器的硬件结构。此结构能同时从四个并行存储器中读取蝶形运算所需的4个操作数,极大地提高了处理速度。此结构控制单元简单,便于模块化设计。经硬件验证,达到设计要求。在系统时钟为100MHz时,1024点18位复数FFT的计算时间为13滋s。     

一种高速定点FFT处理器的设计与实现

提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬件实现简单,无须额外的ROM资源。整个系统采用Xilinx公司的XCV2P30仿真,系统频率达到了130MHz,对于1k点16位的复数FFT需要9．8μs,16k点需要221μs,优于目前绝大多数已有的FFT处理器。     

FFT处理器的FPGA设计方法

本文阐述了FFT的原理及FFT处理器的结构，深入分析了算法实现过程中数据传输的特点，在一般的实现结构上做了改进，主要介绍利用FPGA及状态机设计方法实现FFT算法，给出了FFT处理器中每个模块的具体设计方法。     

用GA3816实现大点数FFT运算

GA3816器件内部具有160个浮点乘法器,峰值运算能力达到250亿次乘法累加/秒,该器件采用0.18μm制作,器件规模达410万门,具有很强的滤波运算能力,在信号处理中得到广泛应用.本文主要讨论GA3816进行FFT运算的过程,单片GA3816器件完成4096点脉冲压缩处理的数据吞吐率达到80MHz.     

FFT算法的一种基于FPGA器件的实现

目前,基于51等系列单片机控制系统由于加入新算法的需求,面临着"升级"的问题.本文结合要求加入FFT算法的一个项目.提供了一种升级方案.同时本文给出了一种FFT算法的具有异步接口的实现.