基于FPGA的二维DCT IP核优化设计

采用行列分解法实现了二维DCT变换,其一维DCT采用Loeffler算法结构,结合位宽优化与CSD乘法优化,在FPGA芯片上无内嵌硬件乘法器情况下,一维DCT计算模块仅需要1504LUTs;有内嵌硬件乘法器情况下,仅需要688LUTs与22个内嵌9*9乘法器。将二维DCT计算模块封装为wishbone接口的IP核,在AlteraDE2-70开发板上实测二维DCT计算速度是软件快速DCT算法的296倍,可应用于JPEG图像处理、音频处理等场合。     

并行CRC-32校验码生成算法研究及其实现

在分析串行结构CRC生成算法的基础上,提出了一种高效的8bit并行CRC-32校验码生成算法。利用该算法在特定FPGA芯片上实现了任意字节的CRC-32校验码的生成模块,该模块仅占用93个逻辑单元,最高数据吞吐量可达2400Mbps。     

基于SATA接口的并行CRC32算法研究

在CRC校验基本原理及传统串行运算的基础上,介绍了一种快速并行CRC32算法,该算法运算简单、易于硬件实现。与SATA协议结合,设计了基于SATA接口的CRC32数据校验处理模块,该模块处理速度快、输出延时小,能够达到SATA接口实时处理的要求。最后,通过Quartus II开发平台及VHDL硬件描述语言,对SATA协议中帧结构传出的数据进行了仿真,验证了此算法的正确性及优越性。     

用于特征提取的小尺寸事件型卷积处理器

设计了一款用于动态视觉传感器数据特征提取的小尺寸事件型卷积处理器,该卷积处理器包含了32×32的累加阵列、用于存储卷积核的RAM阵列、左/右移位模块、控制模块和异步的事件读出模块.为了减小面积,设计了2 bit的32×32的RAM阵列来存储所需的卷积核;在累加阵列中,采用7 bit的二进制计数器代替传统的加法器来实现卷积核的累加操作,在0.18 μm CMOS工艺下,每个卷积单元的面积为37.5 μm×40 μm,对于每个事件输入输出的最小延时为17 ns,能够处理的最大事件率为12.5 Meps.基于该卷积处理器搭建了一个识别系统,利用16个卷积处理器来提取特征,利用脉冲神经网络实现了分类识别.实验结果表明,使用2 bit卷积核的小尺寸卷积处理器能够准确完成对输入事件的卷积操作,而且基于该卷积处理器所搭建的识别系统对MNIST数据库的识别效率可以达到90.57%.     

寻迹机器人控制器及IP核的研究

本文是一种基于IP核的寻迹机器人控制器,详细介绍了寻迹机器人控制器的结构以及IP核模块,该控制器采用有限状态机描述和硬件描述语言进行设计和实现,具有较强地自动纠偏、寻线准确、高可靠性和IP复用等特点。并且经过FPGA的硬件验证了IP核的正确性。     

面向序列密码的抽取与插入单元可重构设计研究

研究了抽取与插入单元的基本原理,提出了一种可重构的抽取与插入硬件电路,并对核心模块控制信息生成电路进行了深入研究.可重构硬件电路通过配置能够灵活高效地实现32 bit、64bit、128 bit、256 bit等位宽抽取与插入操作.该设计在Altera公司的FPGA上进行了功能验证,并在Synopsys公司的Desig...     

基于Avalon-ST接口帧读取IP核的设计和应用

研究基于Avalon-ST接口帧读取的IP核设计应用,通过Avalon-ST接口将外部存储中不同格式的帧数据转化为视频流输出。根据Avalon总线协议及Avalon-ST视频协议研究设计方案,使用VerilogHDL语言对模块进行硬件设计,并将实现的模块进行测试。结果表明,该IP核与Altera公司提供的FrameReader模块相比,突破了现有的FrameReader只支持紧缩格式的局限,使其功能更加完善,并且该IP核占用的资源少,工作频率更高,性能得到了优化,实用性更强。     

8位RISC MCU IP软核仿真的新方法

介绍了一种8位RISC MCU IP核的体系结构，采用自顶向下的设计思想对其进行模块划分，分析了流水线及跳转指令操作的实现，提出建立虚拟指令存储器模块对MCU IP核仿真的方案，并给出对虚拟指令存储器初始化的方法，该方法提高了MCU IP软核仿真的效率。     

基于卷积神经网络的单图像去雾模型硬件重构加速方法

针对基于卷积神经网络（CNN）的单图像去雾模型在移动/嵌入式端部署难,不易用做实时视频去雾的问题,提出一种基于Zynq片上系统（SoC）的去雾模型硬件重构加速方法。首先,提出量化-反量化算法,对两个代表去雾模型进行量化;其次,基于视频流存储器架构和软硬件协同、流水线等技术以及高级综合（HLS）工具,对量化后的去雾模型硬件重构并生成具有高性能扩展总线接口（AXI4）的硬件IP核。实验结果表明,在保证去雾效果的前提下,可以实现模型参数从float32到int5(5 bit)的量化,从而节省约84.4%的存储空间;所生成硬件IP核的最高像素时钟频率为182 Mpixel/s,能够实现1080P@60 frame/s的视频去雾;单帧640×480的雾图去雾仅需2.4 ms,而片上功耗仅为2.25 W。这种生成带有标准总线接口的硬件IP核也便于跨平台移植和部署,从而可以扩大这类去雾模型的应用范围。     

CRC-16算法及其单片机实现

提出了一种基于单片机实现的CRC并行算法。该算法仅占用系统少量的存储空间,易于实现。CRC校检码通过一系列异或运算获得,算法采用汇编语言编程后由8051 IP核调用,通过Synplify软件对IP核进行综合,最后导入Quartus II软件进行功能仿真。仿真结果表明所提出的CRC算法在特定的时钟频率下可以有效地运行。     

基于AMBA总线的IIC协议IP核设计与验证

介绍了一种基于AMBA总线verilogHDL实现的IIC主机模式的IP核设计。该模块能够在标准和快速模式下运行,能够灵活配置为十位地址寻址或七位地址寻址模式。详细说明了该IP核的架构,各部分设计及状态转换过程。最后该模块通过了系统验证,并在xilinxFPGA上转化为硬件电路实现了所有功能。     

基于CRC算法的ATM信头校验

采用一种迭代算法实现ATM信头错误定位,对CRC进行校验并纠正32位原始数据和8位CRC码中单比特传输错误电路.实验结粜表明,相对于一般的查找表,该种电路结构简单、运行速度高.     

基于FPGA 技术的多通道CRC 校验系统

CRC编码由于其简单的编码规则的在网络及存储等诸多场合得到广泛应用,随着现代存储和传输技术的发展,软件编码校验已难以满足Gbit级高速传输的需要。基于FPGA技术设计了一个采用多通道高度并行技术实现的高速循环冗余校验（CRC）系统。系统采用五个2Gbps校验通道并行工作的方式来达到10Gbps的数据吞吐率,系统实现采用VerilogHDL硬件描述语言设计,在QuartusII8.0平台上进行综合与布线,并将该处理单元封装为独立的IP核,并以Altera公司的EP2C20F484C6芯片为下载目标进行实现验证。综合结果表明,本设计可满足高速数据完整性检查的速率要求。     

基于Nios II的井下静态随机存取存储器管理

针对测井仪器中高速数据缓存的问题,提出了一种基于Nios II的静态随机存储器（Static Random-Access Memory,SRAM）控制器的IP核的设计方法,详细介绍了IP核的设计和实现过程并基于一定的硬件平台对SRAM控制器IP核的稳定性进行了测试。测试结果表明,所设计的SRAM控制器IP核能够在高温环境下实现对SRAM的有效管理而且通过修改配置参数就可应用在不同位宽和容量的SRAM上且运行稳定。该设计不仅实现测井仪器中高速数据缓存的管理,也提供了一套SRAM选型测试系统。另外设计介绍的可编程片上系统（System-on-a-Programmable-Chip,SOPC）开发流程对其它SOPC系统开发也具有一定的参考价值。     

基于FPGA的16位数据路径的AES IP核

提出一种基于FPGA的16位数据路径的高级加密标准AES IP核设计方案。该方案采用有限状态机实现,支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展,减少了硬件资源的占用。该方案在Cyclone II FPGA芯片EP2C35F484上实现,占用20 070个逻辑单元（少于60%的资源）,系统最高时钟达到100 MHz。与传统的128位数据路径设计相比,更方便与处理器进行接口。     

10G以太网接口并行CRC校验的一种简化算法

在10G以太网接口设计中,64位并行数据的CRC校验是其设计难点之一,常见的一些方法在对其进行CRC32校验时,会因为以太网帧不一定结束在64比特边界,导致进行校验处理时需要同时包含8,16,24,32,40,48,56,64位的校验单元。本文提出了一种只需64位的校验单元即可实现其CRC校验的方法。     

Research and Design of IP Phone Based on VoIP Technology

1IntroductionIPphoneisonekindofterminalbasedonH.323protocol(Otherprotocol,suchasSIPagreement,couldbeused.Butthosearenotdiscussedinthisthesis).IttakesupanindependentIPad-dress,canaccesstothenetworkdirectly.IPPhoneinthisthesisstatesadopts10/100MofthestandardEthernetRJ45interface,andcanbeusedinanynetworks,whichsupportsTCP/IPprotocolandhaveRJ45interface.Withtheperfectionofnetworkinfrastructures,afterxDSL,CableModemorotherIPsaccesstechnologywithahigh-speedregisterone'sresidence.Wecoulda…     

AEMB软核处理器的SoC系统验证平台

随着SoC（Systemon Chip,片上系统）技术与IP复用技术的发展与应用,SoC平台与系统IP核的验证面临着越来越大的困难。本文以32位微处理器AEMB为核心,以Wishbone总线作为系统总线,构建了一个基本的SoC硬件平台;在CycloneIIFPGA上进行了实际验证,证明了硬件平台的正确性;并在该硬件平台上移植了μC/OS-Ⅱ实时操作系统,以方便在平台上的开发与应用。     

基于MicroBlaze的AXI总线实时时钟IP核设计

应用MicroBlaze软核作为CPU的硬件平台,在此平台上设计了基于AXI总线的通用实时时钟IP核。给出了创建IP核的过程和导入IP核的方法。介绍了实时时钟的IP核结构,给出了IP核的结构框图。介绍了实时时钟的原理,给出了实时时钟各个模块的核心代码。