SOC测试数据的编码压缩技术

文章介绍了一种基于测试向量集的压缩／解压缩方法，目的在于弥补SOC测试中,测试设备存储容量不足的问题，分析了三种不同的编码方案，并从压缩率和解码电路的规模对它们作了比较，得出了使用Golomb编码来进行测试向量压缩／解压缩是简单而又行之有效的方法的结论。文章还给出了一个有效的最小海明距离排序算法，大大的提高了测试数据的压缩率。     

一种基于编码的低硬件开销的测试数据压缩方法

提出了一种新的测试数据压缩/解压缩的算法,称为混合游程编码,它充分考虑了测试数据的压缩率、相应硬件解码电路的开销以及总的测试时间.该算法是基于变长-变长的编码方式,即把不同游程长度的字串映射成不同长度的代码字,可以得到一个很好的压缩率.同时为了进一步提高压缩率,还提出了一种不确定位填充方法和测试向量的排序算法,在编码压缩前对测试数据进行相应的预处理.另外,混合游程编码的研究过程中充分考虑到了硬件解码电路的设计,可以使硬件开销尽可能小,并减少总的测试时间.最后,ISCAS 89 benchmark电路的实验结果证明了所提算法的有效性.     

应用混合游程编码的SOC测试数据压缩方法

本文提出了一种有效的基于游程编码的测试数据压缩/解压缩的算法:混合游程编码,它具有压缩率高和相应解码电路硬件开销小的突出特点.另外,由于编码算法的压缩率和测试数据中不确定位的填充策略有很大的关系,所以为了进一步提高测试压缩编码效率,本文还提出一种不确定位的迭代排序填充算法.理论分析和对部分ISCAS 89 benchmark电路的实验结果证明了混合游程编码和迭代排序填充算法的有效性.     

An Efficient Test Data Compression Technique Based on Codes

提出了一种新的测试数据压缩/解压缩的算法,称为混合游程编码,它充分考虑了测试数据的压缩率、相应硬件解码电路的开销以及总的测试时间.该算法是基于变长-变长的编码方式,即把不同游程长度的字串映射成不同长度的代码字,可以得到一个很好的压缩率.同时为了进一步提高压缩率,还提出了一种不确定位填充方法和测试向量的排序算法,在编码压缩前对测试数据进行相应的预处理.另外,混合游程编码的研究过程中充分考虑到了硬件解码电路的设计,可以使硬件开销尽可能小,并减少总的测试时间.最后,ISCAS 89 benchmark电路的实验结果证明了所提算法的有效性.     

应用PTIDR编码压缩的测试资源划分方法

提出了一种有效的新型测试数据压缩编码——PTIDR编码。该编码方法综合利用哈夫曼编码和前缀编码。理论分析和实验结果表明,在测试集中,0的概率p满足p≥0.7610时,能取得比FDR编码更高的压缩率,从而降低芯片测试成本。该编码方法的解码器也较FDR编码的解码器简单、易实现,且能有效节省硬件开销,并进一步节省芯片面积,从而降低芯片制造成本。     

双游程编码的无关位填充算法

双游程编码是集成电路测试数据压缩的一种重要方法,可分为无关位填充和游程编码压缩两个步骤.现有文献大都着重在第二步,提出了各种不同的编码压缩算法,但是对于第一步的无关位填充算法都不够重视,损失了一定的潜在压缩率.本文首先分析了无关位填充对于测试数据压缩率的重要性,并提出了一种新颖的双游程编码的无关位填充算法,可以适用于不同的编码方法,从而得到更高的测试数据压缩率.该算法可以与多种双游程编码算法结合使用,对解码器的硬件结构和芯片实现流程没有任何的影响.在ISCAS89的基准电路的实验表明,对于主流的双游程编码算法,结合该无关位填充算法后能提高了6%-9%的测试数据压缩率.     

一种基于测试集分组的广义交替码

测试数据编码压缩是一类重要、经典的测试源划分（TRP）方法。本文提出了一种广义交替码,将FDR码、交替码都看作它的特例;又扩展了两步压缩方法,将原测试集划分成多组,每组采用不同的比值进行交替编码,综合了交替码与两步编码各自的优势,弥补了FDR码,交替码对某些电路测试集压缩的缺陷,得到了较好的压缩率。实验结果表明,与同类型的编码压缩方法相比,该方案具有更高的测试数据压缩率和较好的综合测试性能。     

基于VSPTIDR编码压缩的测试资源划分方法

提出了一种有效的新型测试数据压缩编码——VSPTIDR编码,该编码方法只需对编码字进行移位操作即可得到相应的游程长度,在测试集中0的概率p满足p≥0.92时,能取得比FDR编码更高的压缩率。该编码方法的解码器也较FDR编码的解码器简单、易实现且能有效节省硬件开销。这一系列改进降低了芯片的测试和制造成本,从而也就降低了芯片的整体成本。     

基于变游程编码的测试数据压缩算法

基于IP核的设计思想推动了SOC设计技术的发展,却使SOC的测试数据成几何级数增长.针对这一问题,本文提出了一种有效的测试数据压缩算法——变游程(Variable-Run-Length)编码算法来减少测试数据量、降低测试成本.该算法编码时同时考虑游程0和游程1两种游程,大大减小了测试数据中长度较短游程的数量,提高了编码效率.理论分析和实验数据表明,变游程编码能取得较同类编码算法更高的压缩效率,能够显著减少测试时间、降低测试功耗和测试成本.     

动态向量调整的多扫描链测试数据压缩

 由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引入循环移位处理模式,动态调整向量,能够保留向量中无关位,增加向量的外延,从而提高向量间的相容性和反向相容性;同时,该方案还能够采用一种有效的参考向量更替技术,进一步提高向量间的相关性,减少编码位数.另外,该方案能够利用已有的移位寄存器,减少不必要的硬件开销.实验结果表明所提方案在保持多扫描链测试优势的前提下能够进一步提高测试数据压缩率,满足确定性测试和混合内建自测试.     

MODIS多光谱图像压缩研究

为有效存储MODIS多光谱图像数据,该文提出一种基于谱间预测和整数小波变换的多光谱图像压缩算法.首先通过构造谱间最优预测器去除谱间冗余,再利用整数小波变换和SPIHT算法对预测误差图像去除空间冗余,最后进行自适应算术编码.该方法可实现MODIS多光谱图像的无损、近无损和有损压缩,取得了满意的实验结果;在不同小波基条件下与3D-SPIHT算法比较,表明了该方法的有效性.     

A Novel Variable Shifting Code for Test Compression of SoC

The test vector compression is a key technique to reduce IC test time and cost since the explosion of the test data of system on chip （SoC） in recent years. To reduce the bandwidth requirement between the automatic test equipment （ATE） and the CUT （circuit under test） effectively, a novel VSPTIDR （variable shifting prefix-tail identifier reverse） code for test stimulus data compression is designed. The encoding scheme is defined and analyzed in detail, and the decoder is presented and discussed. While the probability of 0 bits in the test set is greater than 0.92, the compression ratio from VSPTIDR code is better than the frequency-directed run-length （FDR） code, which can be proved by theoretical analysis and experiments. And the on-chip area overhead of VSPTIDR decoder is about 15.75 % less than the FDR decoder.     

基于代码特征分析的TTA指令压缩技术与解压部件实现

 针对传输触发结构提出了一种高效的指令压缩技术.改进模板压缩,消除了空传输指令与空长立即数.基于传输局部性特征,提出垂直字典压缩,提高了指令压缩效果.最后,设计单周期解压部件,以较小硬件代价实现了低耦合实时解压.实验结果表明,该技术达到了37.2%的压缩比,并且使计算内核及指令存储器的面积与功耗分别下降了约29%与23%,执行开销仅增加了约4%.     

一种综合源编码和信道编码的图像编码方案

提出了一新的综合源编码和信道编码的图像编码传输方案，对子波变换后各个子带采用基于统计特性的变系数定长（VCFL）编码后选择不同码率的RCPC（码率兼容的删除卷积码，Rate Compatible Punctured Convolutional code)信道编码以提供不同程度的差错保护（UEP）并进行传输。在给定传输的总比特数的情况下，通过一种优化算法使方案的总体失真最小。模拟结果表明新方案压缩比高，在较高的传输误码率情况下，表现出良好的抗误码能力。     

乘积码迭代译码算法研究

介绍了在分组码的软输入软输出译码基础上以扩展BCH码为子码的乘积码的迭代译码算法,提出了在高带宽利用率调制方式下的算法应用方式,并给出了仿真结果。最后与传统的并联卷级码代译码方案比较,发现在高编码效率时,乘积码迭代译码方案有着较好的应用性。     

基于编码矩阵结构特征的非删余极化码参数盲识别算法

针对目前标准非删余极化码盲识别存在的算法复杂、误码适应能力不足等问题,首先证明了能够表征极化码码长、码率关系,区分信息子信道和冻结子信道的定理与命题,并基于此提出了一种高效的盲识别算法.该算法只需设定可能的最大码长,构建对应的软判决码字矩阵与克罗内克矩阵,利用所证明的定理与命题对两矩阵校验关系进行判决,估计码率及冻结比...     

基于正交空时分组码的酉空时码设计

提出了一种基于正交空时分组码构造酉空时码的方案,证明了所设计的酉空时码可以获得满分集.同原有方案相比,所提方案的优点是其码率较高,缺点是解码复杂度较原方案高.针对该缺点,提出了一种次优解码算法,该算法的复杂度同原方案几乎相同.Monte-Carlo仿真实验表明,在相同的频谱效率下,对同一误码率本文方案所需信噪比比原方案低5dB;同时,对同一误码率本文的次优解码算法同最优解码算法相比信噪比损失约1dB.