一种智能传感器射频前端的低功耗设计与实现

叙述了一种应用于智能传感器的低功耗射频前端电路,包括低噪声放大器和下混频器。智能传感器的无线通信一般基于Zigbee协议,Zigbee接收机一般采用低中频的架构以获得灵敏度和低功耗之间较好的折中。主要研究了从提高晶体管跨导效率和提高电流利用效率两个角度实现低功耗的方法,低噪声放大器采用交叉耦合输入的噪声抵消结构,增强了输入管的等效跨导,因而在较低功耗代价下获得了低噪声系数并实现50Ω阻抗匹配;下混频器采用基于电流放大器的无源混频结构,输入跨导级通过电流复用提高了电流利用效率而输出跨阻级引入跨导增强技术减少了中频电流的泄漏,这使得在同等功耗水平下可以获得更高的线性度,即节省了功耗。讨论了电路设计过程并在TSMC 0.13μm CMOS射频工艺下进行流片验证,在1.2 V电压下整个前端电路消耗5.4 mW功耗和0.12 mm2芯片面积,仿真结果表明低噪声放大器获得了2.1 dB的噪声系数和小于-30 dB的S11,混频器转换增益为27.7 dB;而芯片测试得到的前端噪声系数为5.4 dB,IIP3达到5.5 dBm,能够满足智能传感器无线通信的需要。     

基于电感源极退化技术的高线性混频器设计

基于电感源极退化技术设计了一款新颖的高线性度正反馈跨导放大器,并且将该跨导放大器应用于折叠结构式混频器当中。通过抵消反相器和辅助放大器之间的三阶跨导分量,改善了其线性度。电路采用TSMC 0.13μm CMOS工艺进行设计与仿真,完成了版图设计与流片。与传统结构相比,该混频器的输入三阶交调点IIP3高达8.6 dBm,噪声系数为10.9 dB,增益高达14 dB,并且取得了更优的归一化FOM指标。     

一种恒跨导满幅CMOS运算放大器设计

针对满幅运算放大器输入级跨导不恒定和简单AB类输出级性能较差这两个问题,采用两路结构相同的最小电流选择电路来稳定输入级的总跨导;浮动电流源控制的无截止前馈AB类输出级减小了交越失真,实现了运放的满幅输出;该电路采用0.6μm的BiCMOS工艺设计;利用Hspice进行仿真验证,结果表明,在0～3V输入共模范围内,输入级跨导的变化小于3.03%,开环增益94.7dB,单位增益带宽为7.2MHz,相位裕量为65°.     

带温度补偿和AGC功能的10Gb/s跨阻放大器设计

基于0.18μm BiCMOS工艺设计了一个工作速率为10Gb/s的跨阻放大器。为了解决温度变化对放大器性能的影响,引入了与温度变化有关联的电流(温度电流),从而锁存成与温度有关联的电压给跨阻放大器供电,使得放大器增益在频带内平坦和带宽变化减小。为了扩大输入信号的动态范围,引入了可变MOS电阻来实现AGC功能,使得放大器可以工作在较大的输入功率。为了提高增益,引入了两级差分放大电路,同时采用电容简并的方法来进一步扩展带宽。版图后仿真结果表明,跨阻放大器电路差分跨阻增益为9 kΩ,-3dB带宽为8.7GHz,等效输入电流噪声为17 pA/√Hz,灵敏度为-20 dBm,输入饱和光电流为2 mA,功耗为66 mW,电源噪声抑制比为-16 dB,放大器核心电路版图面积为94 mm×63 mm,整体版图面积为937 mm×828 mm,满足商业应用的要求。     

一种改进型电调谐电流差分跨导放大器的设计

设计了一种电流增益和跨导均可线性调节的电调谐电流差分跨导放大器(ECDTA)。电路改变了电流单位增益传输的固有模式,采用工作于弱反型区的MOS管跨导线性环,得到了可电调谐的电流增益;跨导放大级采用CMOS对管和浮地电源交叉耦合放大器,在传输特性的非线性误差不大于1%时,电路的差动输入电压范围可达±2.8 V。采用SMIC 60 nm CMOS工艺进行设计,在±0.9 V电源电压下仿真表明,电流传输增益可在0.105~8.98范围内线性调节,跨导值可在0.056 m S~0.204 m S范围内线性调节;电路总功耗仅为0.31 m W。     

一种高线性度宽带可编程增益放大器

设计了一种应用于超宽带无线接收机的高线性度宽带可编程增益放大器(PGA),该PGA采用线性度增强型源简并结构的放大器加电阻衰减网络的结构,增益的调节分两步完成,PGA Core实现6dB增益调节步长,电阻衰减网络实现1dB增益调节步长,PGA Core电路采用线性度增强型源简并结构放大器,提高PGA的线性度。PGA采用SMIC 0.18μm混合信号CMOS工艺,1.8 V电源电压供电,仿真结果表明,该PGA增益范围-4~28dB,1dB步进,3dB带宽大于280 MHz,最大增益时输出三阶交调点(OIP3)25.7dBm,噪声系数(NF)22.24dB,总体电路消耗10.4 m A电流,芯片有效面积0.2 mm~2。     

3.3V/0.18μm恒跨导轨对轨CMOS运算放大器的设计

基于0.18μm CMOS工艺,设计了一种3.3 V低压轨对轨(Rail-to-Rail)运算放大器。该运算放大器的输入级采用3倍电流镜控制的互补差分对结构,实现了满电源幅度的输入输出和恒输入跨导;输出级采用前馈式AB类输出控制电路,保证了轨对轨的输出摆幅以及较强的驱动能力。仿真结果表明,直流开环增益为120 dB,单位增益带宽为5.98 MHz,相位裕度为66°,功耗为0.18 mW,在整个共模范围内输入级跨导变化率为2.45%。     

CMOS有源反馈跨阻放大器

高性能接收端前置放大器的实现在光纤通信系统中起着至关重要的作用,前置放大器的性能指标,如,噪声、带宽、增益等,在很大程度上影响着光纤通信系统的性能。在分析了各种结构前置放大器性能的基础上,给出了一个基于CMOS工艺的、RGC结构的,应用于2.5Gbit/s光纤通信系统的低噪声跨阻放大器的实现方式。为了减小输入等效噪声电流和提高带宽,采用了有源反馈代替电阻反馈。采用SMIC的0.18μmCMOS工艺仿真结果表明该电路具有60.18dB的跨阻增益,2.13GHz的带宽,输入等效噪声电流为8.9pA/Hz,电路功耗仅为15.3mW。     

带有AGC的622Mbps光纤前置放大器

设计一种带有自动增益控制(AGC)的光纤接收跨阻前置放大器(TIA),应用于SDH系统STM-4速率级(622Mbps),采用CSMC 0.6μm CMOS工艺实现。电源电压3.3V,差分输出。仿真结果显示,可允许的信号输入范围较大(-32dBm到 3dBm),小信号输入增益高达86.9dBΩ,相位分裂器的有源电感负载有效提高了电路的带宽约70%,放大器的等效输入电流噪声为4.34pAHz。     

基于CMOS工艺的自动增益控制电路研究

在无线接收机中,天线接收的信号强度往往变化很大,自动增益控制环路(automatic gain control,AGC)根据这个信号强度来动态调节控制放大器的增益,向后级基带电路(如ADC)提供幅度恒定的信号,使得接受到的不同强度信号均能被正确接收和解调;为了达到通过识别接收机接收信号的强度动态调节放大器的增益,以实现输出信号幅度恒定的目的,文章基于TSMC90nm CMOS工艺着重论述了针对70 MHz中频信号的AGC电路设计过程,详细设计了AGC各模块电路,并从提高线性度、降低直流失调和提高稳定性等方面对电路进行了优化,主要介绍AGC芯片的版图设计并进行了后仿,给出了整个AGC系统的工作特性和各项指标;在电路设计过程中,针对线性度、输出信号幅度、增益控制范围等进行改进与优化,得到符合设计指标的电路结构;最后对AGC环路的性能进行仿真验证,得到该AGC在满足输出信号幅度和线性度的基础上达到了30 dB的动态范围,满足了接收机系统的要求。     

基于盖革APD阵列的单通道激光雷达信号读出电路设计

随着测量技术的发展,激光雷达技术成为研究的热点,选取工作在盖革模式下的集成APD阵列雪崩二极管作为激光雷达的光电探测器,在探测距离为100-200m范围内,选择上升沿为5ns的激光脉冲,则接收带宽在70MHz~88MHz范围内,在此范围内APD探测器将接收到的回波信号转化为电信号,用TIA跨阻放大器反向放大模式将电流信号转化为电压信号,并将信号有效放大,输入至时刻鉴别电路,时刻鉴别电路用电压比较器来实现,最终可输出COMS逻辑电平信号;用TINA仿真软件进行仿真,仿真结果表明在接收带宽范围内TIA放大器的增益动态范围达到了54dB,总体电路延迟约为10ns。     

5.2GHz CMOS功率放大器设计

采用TSMC0.18μmCMOS工艺设计了一个5.2GHzWLAN(无线局域网)的功率放大器,该放大器采用两级差分结构。为了提高其线性度和功率附加效率,在每个差分放大级共源共栅电路之间引入电感,以及在每一级共源共栅放大器内部引入了多个MOS管的串并联。在ADS2009软件平台下对该功率放大器进行仿真,并应用Cadence软件进行功率放大器电路的版图设计。仿真结果表明,在1.8V工作电压下,1dB压缩点输出功率为19.6dBm,增益为28.2dB,功率附加效率为18.1%,符合无线局域网802.11a标准系统的要求。     

Hybrid Ku‐band low‐noise amplifier for mobile DBS active phased‐array antennas

In this article we present a two‐stage Ku‐band low‐noise amplifier (LNA) using discrete pHEMT transistors on non‐PTFE substrates for low‐cost direct broadcast satellite (DBS) phased‐array systems (patent pending). The vertical input configuration of the LNA lends itself to direct integration with input port of antenna modules of the phased array, which minimizes preamplification losses. DC decoupling between LNA stages is realized using interdigital microstrip capacitors such that the implementation reduces the number of discrete microwave components and thereby not only reduces the component and assembly costs but also decreases the standard deviation of such crucial parameters of phased‐array systems as the end‐to‐end phase shift of the amplifier and the amplifier gain. Using the proposed printed decoupling capacitors, a cost reduction better than 30% of the original costs has been achieved. Additionally, we present a hybrid design procedure for the complete LNA, including its input and output connectors as well as packaging effects. This method is not based on parameter extraction, but encompasses electromagnetic (EM) field simulator results which are further combined using a high‐level circuit simulator. According to the presented measurement results, the implemented Ku‐band LNA has a noise figure better than 0.9 dB and a gain higher than 20 dB with a gain flatness of 0.3 dB over a 5% bandwidth. © 2006 Wiley Periodicals, Inc. Int J RF and Microwave CAE, 2006.     

Folded down-conversion mixer for a 60 GHz receiver architecture in 65-nm CMOS technology

We present the design of a folded down-conversion mixer which is incorporated at the final down-conversion stage of a 60 GHz receiver. The mixer employs an ac-coupled current reuse transconductance stage. It performs well under low supply voltages, and is less sensitive to temperature variations and process spread. The mixer operates at an input radio frequency （RF） band ranging from 10.25 to 13.75 GHz, with a fixed local oscillator （LO） frequency of 12 GHz, which down-converts the RF band to an intermediate frequency （IF） band ranging from dc to 1.75 GHz. The mixer is designed in a 65 nm low power （LP） CMOS process with an active chip area of only 0.0179 mm^2. At a nominal supply voltage of 1.2 V and an IF of 10 MHz, a maximum voltage conversion gain （VCG） of 9.8 dB, a double sideband noise figure （DSB-NF） of 11.6 dB, and a linearity in terms of input 1 dB compression point （Pin, 1dB） of-13 dBm are measured. The mixer draws a current of 5 mA from a 1.2 V supply dissipating a power of only 6 roW.     

DC到2.6GHz硅基MMIC放大器

本文采用基于硅基的：BiCMOS工艺设计制作了一款带宽为DC到2．6GHZ的低噪声、高增益MMIC放大器。该放大器为了实现从DC到2．6GHz的带宽，保证有足够的增益和理想的增益平坦度，采用了负反馈结构，两级级联，并选用了一种结构新颖的微波晶体管。该放大器具有功率增益高、频带较宽、噪声系数较小的特点。在仿真过程中其3dB带宽约3GHz，增益为26．6dB(1．5GHz时)，1dB压缩点输出功率约为1dBm；样品的实测结果为3dB带宽约2．6GHz，增益为26dB(1．5GHz时)，1dB压缩点输出功率约为1dBm。     

采用噪声抵消技术的高增益CMOS宽带LNA设计

设计了一种面向多频段应用的CMOS宽带低噪声放大器。采用噪声抵消技术以及局部负反馈结构,引入栅极电感补偿高频的增益损失,电路具有高增益、低噪声的特点,并且具有平坦的通带增益。设计采用UMC 0.18μm工艺,后仿真显示:在1.8 V供电电压下,LNA的直流功耗约为9.45 mW,电路的最大增益约为23 dB,3 dB频带范围为0.1 GHz¹.35 GHz,3 dB带宽内的噪声约为1.7 dB1.35 GHz,3 dB带宽内的噪声约为1.7 dB⁵ dB;在1 V供电电压下,电路依然能够保持较高的性能。     

一种用于集成电化学生物传感阵列的高灵敏度 读出电路的研究

一种用于自组装膜生物传感阵列的高灵敏度信号读出电路包含一个高灵敏度电流读出放大器,可以接受pA-nA范围的输入电流,其电流增益大约60 dB,相位裕度为63°,并在同一输入电流信号的条件下,负载在一个较大的范围变化时,其输出电流几乎几乎是一个常数.芯片采用1.2μm CMOS工艺加工,测试结果表明,该芯片的输出电流对输入电流具有较好的线性度.这种新型电路与标准CMOS工艺兼容,可实现集成的生物传感阵列.     

Design and layout techniques for a mm‐wave body‐biased variable‐gain amplifier

A two‐stage mm‐wave variable‐gain amplifier is designed and implemented in a 65‐nm CMOS technology. A fully symmetric layout has been utilized to suppress the odd‐mode of propagation and increase the quality factor in co‐planar waveguide transmission lines. Moreover, a new design technique is proposed for implementing decoupling capacitors for mm‐wave frequencies. Body‐biasing technique is utilized to change the amplifier gain without significant change in the overall power consumption of the circuit. The measurement results show that the amplifier achieves a peak gain of 10 dB with a gain variation range of 25 dB while consuming 12 mW from a 1.2‐V supply. © 2013 Wiley Periodicals, Inc. Int J RF and Microwave CAE 24:470–477, 2014.