毫米波宽带二倍频器设计

基于鳍线/悬置微带线耦合器提出了一种适用于毫米波变容二极管的宽带平衡式二倍频器结构。鳍线作为二极管对的驱动输入端,同时提供直流偏置接地。二极管对的直流偏置电压由输出悬置微带/WR-22波导转换的探针馈入。结合宽带输入WR-42波导/鳍线转换、宽带鳍线/悬置微带线耦合器以及宽带悬置微带线/WR-22波导转换实现了覆盖整个Q频段的平衡式二倍频器。在输入功率为+20dBm,变容管反偏置电压1.2V时,输出33～50GHz的范围内倍频效率大于10%。     

W波段宽带倍频器的设计与仿真

本文介绍了一种由低次级联形式构成的W波段宽带六倍频器。输入信号先经过MMIC得到二倍频,再由反向并联二极管对平衡结构实现宽带三倍频,从而将Ku波段信号六倍频到W波段。该倍频器的输入端口为玻璃绝缘子同轴转换接头,输出为WR-10标准矩形波导结构。仿真结果表明当输入信号功率为20dBm时,三倍频器在整个W波段的输出三次谐波功率为4.5dBm左右,变频损耗小于17dB。该设计可以降低毫米波设备的主振频率,扩展已有微波信号源的工作频段。     

基于石英基片的二毫米频段三倍频器的研制

介绍了一个基于石英基片的二毫米频段三倍频器.采用反向并联变容二极管对结构实现倍频.建立了该二极管管对的等效电路模型并提取了模型参数.设计实现的倍频器输入为K型接头结构,输出为WR-8波导结构.获得的倍频器在输出频率为112.8～118.2 GHz范围内,输出功率大于0 dBm,最大输出功率超过2 dBm,最小倍频损耗为...     

W波段三倍频器的设计与仿真

分析了平衡倍频器的工作原理和结构,并使用商用肖特基势垒二极管DBES105a设计一个W波段宽带三倍频器。电路采用微带线制作,并安装在波导中。倍频器电路的波导微带过渡结构、低通滤波器和匹配枝节均使用电磁场分析软件HFSS仿真。最后在ADS中利用谐波平衡法对倍频器电路进行优化。仿真结果表明,当输入功率为20 dBm时,在80 GHz～100 GHz范围内,输出功率十分平稳,约为5 dBm。     

0.14 THz倍频器的设计与仿真

固态倍频器是毫米波及亚毫米波频段超外差接收机中的关键器件,其研制对太赫兹通信具有重要意义。介绍了一种基于肖特基变容二极管的宽带、高效率0.14 THz二倍频器的拓扑结构和仿真设计。该倍频器基于波导腔体石英基片微带电路形式,通过引线互联分别实现肖特基二极管接地和施加外部直流偏置,倍频器各部分采用了宽带电磁耦合结构设计。在开展了二极管建模及阻抗特性分析的基础上,采用三维有限元与非线性谐波平衡联合仿真方法,实现了倍频器的最优化设计。仿真结果表明,当输入频率为65 GHz~75 GHz,驱动功率为20 dBm时,倍频器的输出功率最高达10.1 dBm,倍频效率达10.8%。     

210270GHz短毫米波3倍频器

本文描述了频率复盖210270GHz的3倍频器,最高的倍频效率为5.8%,最大的输出功率发生在输入功率为3050mW的范围内。3倍频器是由基波输入波导WR-12、输出波导WR-4和两波导之间的同轴低通滤波器组成。     

基于CSMRC的WR-3全频段三倍频器设计

给出了覆盖WR-3波导全频段的基于石英基片的高效率全频段平衡式三次倍频器的设计方法.采用紧凑悬置微带谐振器(Compact Suspended Microstrip Resonator Cell(CSMRC))作为倍频器的输入端滤波及匹配电路,不但提高了带外抑制,还有效地降低了电路尺寸和所需的腔体宽度.倍频器电路包括两个波导/悬置微带转换电路,一个反向并联二极管对、一个SCMRC和两段匹配传输线构成.通过仿真和测试结果的比对可以看出,设计及仿真方法是准确有效的.在225~330 GHz范围内,两套样品的测试输出功率为45~95μW,平均功率约为60μW.倍频器的最佳倍频效率对应的输入功率约为+5 d Bm,全频段范围内倍频效率为1.5%~3%.     

140 GHz二倍频器的研制

太赫兹通信中本振链输出功率无法满足实际需求,因此提出一种基于肖特基变容二极管的宽带、高效率140 GHz 二倍频器设计方案。该倍频器结构基于波导腔体石英基片微带电路的混合集成方式实现。采用三维有限元与非线性谐波平衡联合仿真方法,实现了倍频器的最优化设计。根据仿真结果,完成了140 GHz二倍频器的加工、制作与测试工作。实测结果表明,在20 dBm的驱动功率下,倍频器的输出功率最高达6.6 mW,倍频效率7.15%;输入功率23 dBm对应的最大输出功率可达11.2 mW。该器件的成功研制使得实现太赫兹通信中的本振链成为可能。     

140GHz二倍频器的研制

太赫兹通信中本振链输出功率无法满足实际需求,因此提出一种基于肖特基变容二极管的宽带、高效率140 GHz二倍频器设计方案。该倍频器结构基于波导腔体石英基片微带电路的混合集成方式实现。采用三维有限元与非线性谐波平衡联合仿真方法,实现了倍频器的最优化设计。根据仿真结果,完成了140 GHz二倍频器的加工、制作与测试工作。实测结果表明,在20 dBm的驱动功率下,倍频器的输出功率最高达6.6 mW,倍频效率7.15%;输入功率23 dBm对应的最大输出功率可达11.2 mW。该器件的成功研制使得实现太赫兹通信中的本振链成为可能。     

基于平面肖特基二极管的W波段检波器

肖特基二极管技术为常温下毫米波信号的检测提供了有效的解决方案。它具有极低的寄生电容和级联电阻,可用于该频段的倍频器、混频器和检波器当中。相比于Galey Cell和热辐射测定器(Bolometer),基于肖特基二极管的直接检波技术具有低噪声、高反应率和常温使用的特点。本文介绍了一种基于波导结构的零偏置肖特基二极管检波器,采用E面探针传输波导基模电磁波,通过阻抗匹配实现微带线到二极管的耦合。测试结果表明,在-30 dBm输入功率下：电压反应率的峰值可达8 900 V/W;在75 GHz~105 GHz的频率范围内,电压反应率在1 000 V/W以上。     

Design of W-Band Tripler

This paper describes a high performance W-band tripler with a novel structure. Input frequency is 25-36.7 GHz, output frequency 75-110 GHz, input power is 20dBm and conversion loss 16 dB. It can extend microwave signal to W-band (adding in Ka-band doubler). In the design, we give some approaches to achieve high band performances.     

W波段功率合成六倍频源

通过倍频方法和功率合成方法设计了W波段六倍频源,将Ku或K波段信号倍频至W波段。信号经过Ka波段二倍频、巴仑、有源放大后,输出两路信号功率约为25 dBm,以此推动变容肖特基二极管进行三倍频,并进行功率合成输出。为了抑制偶次谐波和提高输出功率,二极管使用了反向并联平衡电路结构。该六倍频源在90-115 GHz 输出范围内输出功率大于12 dBm、最大输出功率为13.8 dBm、功率平坦度为1.2 dB。该模块提出了W波段源的产生方法,为今后设计W波段TR组件发射源提供了参考价值。     

Design of a W-band Frequency Tripler for Broadband Operation Based on a Modified Equivalent Circuit Model of GaAs Schottky Varistor Diode

This paper presents the design and experimental results of a W-band frequency tripler with commercially available planar Schottky varistor diodes DBES105a fabricated by UMS, Inc. The frequency tripler features the characteristics of tunerless, passive, low conversion loss, broadband and compact. Considering actual circuit structure, especially the effect of ambient channel around the diode at millimeter wavelength, a modified equivalent circuit model for the Schottky diode is developed. The accuracy of the magnitude and phase of S21 of the proposed equivalent circuit model is improved by this modification. Input and output embedding circuits are designed and optimized according to the corresponding embedding impedances of the modified circuit model of the diode. The circuit of the frequency tripler is fabricated on RT/Rogers 5880 substrate with thickness of 0.127 mm. Measured conversion loss of the frequency tripler is 14.5 dB with variation of ±1 dB across the 75?~?103 GHz band and 15.5?~?19 dB over the frequency range of 103?~?110 GHz when driven with an input power of 18 dBm. A recorded maximum output power of 6.8 dBm is achieved at 94 GHz at room temperature. The minimum harmonics suppression is greater than 12dBc over 75?~?110 GHz band.     

一种毫米波宽锁定范围的注入锁定倍频器设计

为提高毫米波段倍频器在低功耗下的工作带宽,采用IHP130 nm SiGe BiCMOS 工艺,设计了一种采用双端注入技术的毫米波宽锁定范围注入(DEI)锁定倍频器。该注入锁定倍频器主要由谐波发生器和带有尾电流源的振荡器构成,由巴伦产生差分信号双端注入振荡器的形式提高三次谐波注入强度,使其在E、W 等波段输出宽锁定范围和良好相位噪声性能的三倍频信号。仿真结果表明,注入锁定倍频器在工作电压为1.2 V,输入信号功率为0 dBm时,其锁定范围在57~105 GHz 内。在相同工作电压和输入信号功率下,输入频率为32 GHz 时,一次、二次和四次谐波抑制大于20 dBc,功耗为9.1 mW。     

110GHz 阻性平衡三倍频器设计

本文介绍了一种基于阻性肖特基二极管芯片UMS DBES105a 的110GHz 三倍频器,通过两个芯片反向并联形成 了平衡结构,同时提高了倍频器的功率承受能力。电路设计中使用二极管三维电磁模型,匹配设计时未设计专门的输入 过渡和滤波器,而是直接经行匹配设计,提供了更多的可优化参量,以达到最佳的匹配效果和带宽。经过HFSS 和ADS 联合仿真,在频率为31~44GHz,功率为20dBm 的驱动信号激励下,三倍频器输出频率大于7dBm,最大输出功率为 9.1dBm@105GHz。     

Novel design for small-size coplanar waveguide frequency tripler

This letter presents a novel design for a small-size coplanar waveguide frequency tripler. In this study, a new BPF has been replaced the conventional stub lines in the output termination of the multiplier. Not only enhance the performance of the tripler, but also reduce the whole circuit size. to 2.125/spl times/2.275 cm/sup 2/ in the frequency 0.8/2.4 GHz, The spurious suppressions are 37.48, 33.38, and 32.08 dBc for the 1st, 2nd, and 4th harmonics, respectively. It reveals the best output power of -1.92 dBm for a 0 dBm input signal and maximum conversion gain of -1.92 dB. It is very useful for applications in the wireless communication and radar systems.     

A Broadband CMOS Frequency Tripler Using a Third-Harmonic Enhanced Technique

A third harmonic enhanced technique is proposed to implement a broadband and low-phase-noise CMOS frequency tripler. It nonlinearly combines a pair of differential fundamental signals to generate deep cuts at the peaks of the fundamental waveform, resulting in a strong third harmonic frequency output. This mechanism has inherent suppression on the fundamental and the other harmonics so that only a low-Q high-pass filter on the lossy silicon substrate is applied at the output to further reject the fundamental and the second harmonic frequencies, in contrast to the high-Q filters used in most of the previous tripler designs. The fabricated circuit using 0.18 m CMOS technology is compact and has an input frequency range from 1.7 GHz to 2.25 GHz, or an output frequency range from 5.1 GHz to 6.75 GHz, resulting in about 28% frequency bandwidth. The optimum conversion loss from the tripler is 5.6 dB (27.5% efficiency) at an input power of 2 dBm. The suppressions for the fundamental, second and fourth harmonics in the measurement are better than 11 dB, 9 dB, and 20 dB within an input power range from 2 dBm to 7 dBm.