嵌入式存储器内建自测试方法

集成电路工艺的改进使存储器的测试面临着更大的挑战.本文在时存储器的故障模型分析的基础上,对具有代表性的测试算法进行了深入的研究,并且详细分析了嵌入式存储器内建自测试的实现原理.通过仿真表明该方法对多数常见故障具有较高的覆盖率.     

一种嵌入式存储器内建自测试电路设计

随着存储器在芯片中变得越来越重要和半导体工艺到了深亚微米(deep-sub-micron,DSM)时代,对存储器的故障测试变得非常重要,存储器内建自测试(memory built—in self—test,MBIST)是一种有效测试嵌入式存储器的方法;给出了一种基于LFSR的存储器内建自测试电路设计,采用LFSR设计的地址生成器的面积开销相当小,从而大大降低了整个测试电路的硬件开销;16×32b SRAM内建自测试电路设计实验验证了此方法的可行性,与传统的方法相比,它具有面积开销小、工作速度快和故障覆盖率高等优点。     

逻辑内建自测试高故障覆盖率设计

基于扫描的可测性设计技术需要大量空间存储测试矢量,并且难以实现全速测试,随着芯片规模越来越大,频率越来越高,其测试成本也将越来越高,逻辑内建自测试(Logic Built-In-Self-Test,LBIST)技术以其简单的硬件实现和较小的设计开销开始被业界广泛使用,但该技术也存在覆盖率较低的问题,主要原因在于:一是线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)产生的伪随机矢量的空间相关性;二是电路结构上对伪随机矢量的抵抗性;针对这两种原因给出了一些改善的方法,从而达到提高故障覆盖率的目的,为实际设计提供借鉴。     

嵌入式只读存储器的内建自测试设计

随着存储器件日益向着高速、高集成方向发展,依靠外部设备对嵌入式存储器的测试变得越来越困难,内建自测试是解决这个问题的有效方法;文中详细分析了存储器的故障表现和诊断算法,给出了嵌入式只读存储器的内建自测试的一种设计实现,同时研究了将边界扫描技术与只读存储器的内建自测试相结合、形成层次化系统芯片SoC的设计策略.     

面向存储器核的内建自测试

存储器内建自测试是当前针对嵌入式随机存储器测试的一种经济有效的途径。它实质是BIST测试算法在芯片内部的硬件实现,形成“片上BIST测试结构999作为E-RAM核与芯片系统其他逻辑电路的接口,负责控制功能,实现片上E-RAM的自动测试。根据一个实际项目,本文介绍了MBIST的整体设计过程,并针对测试开销等给出了定量和定性的讨论。     

软件内建自测试及其面向对象模板的设计

论文提出了一种软件可测性设计技术———软件内建自测试及其实施方案,以期提高软件测试效率,改进软件产品质量。论文还重点讨论了方案中面向对象模板设计中的若干问题,并给出了设计实例。     

基于软件内建自测试模板内容的研究

受到硬件测试中BIST(内建自测试)技术和可测试性设计的启发,在国家自然科学基金项目“软件内建自测试”中提出了软件内建自测试的思想。给出了模板的程序流程中有效语句的定义、流程的存储格式以及独立路径的计算,此外还对程序变量跟踪链表进行了研究。     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

程序插装技术在软件内建自测试中的应用

软件内建自测试(Build-In-Self-TestforSoftware)思想来自于硬件内建自测试。其中测试点设置是软件内建自测试系统的核心模块之一,主要借助程序插装技术收集动态测试信息和控制程序流程。该文具体讨论了插装库的设计、实现以及测试点植入被测程序的过程。     

MT-6000中的内建自测试设计

MT-6000是一款时分多路复用串行数据总线控制芯片。其特点是高集成度,高容错性以及在恶劣环境下的高可靠性等。芯片设有内建自测试功能来保障其可用性,同时自测试方法简洁,其功能覆盖达80%以上。研究了MT-6000的系统结构,设计了核心部分的内建自测试,包括自测试码产生方法及自测试电路。最后给出了实验分析结果。     

嵌入式计算机的BIT设计与实现

依据嵌入式计算机组成特点,在可测试性设计中采用层次式测试硬件结构,通过分布式测试控制管理,实现从器件级、模块级到子系统级、系统级的逐级测试.在BIT测试中,以CPU测试为例解析了测试用例数据、用例过程、执行控制和判决的组织与实现. .     

构件化软件内建自测试技术研究

目前,构件技术已经在软件工程中广泛使用,同时给软件测试带来了一系列问题.借用硬件自测试的思路,提出了在构件中设置测试点、插装构件接口探针等方法,实现了构件化软件内建自测试.     

深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

基于RTL内部功能模块的测试向量产生方法

提出利用RTL数据通路中加法器、减法器、乘法器作为一种产生测试向量硬件的方法,对被测模块进行测试,以降低硬件开销。实验结果表明,该可测性设计与调度算法具备良好的性能和实用性。在满足功耗约束下,硬件开销可以降低10.7%~73.4%,同时测试应用时间也有所降低,最多可以降低22.4%。     

基于微处理器的可测性设计

由于微处理器结构复杂，测试困难，作者在微处理器设计中插入内建自测试（BIST）电路，对指令译码部件的可编程逻辑阵列（PLA）电路和执行部件的控制只读存储器（CROM）电路进行测试。模拟结果表明，微处理器可分别在测试模式与正常工作模式下运行。在测试模式下，微处理器芯片中近40％的晶体管可用自检办法解法。     

多模式系统的测试顺序优化

研究了多模式系统的测试顺序优化问题。基于不同模式下测试与故障之间的依赖关系,结合系统故障的先验概率、可用测试的成本以及不同模式的转换费用,构造了该问题的数学描述模型。基于已有的搜索算法提出了一种准多步前向搜索算法,该算法以信息增益为启发策略,可自动获取平均测试费用最少、且能快速实现系统故障检测与隔离的优化测试顺序。最后实例验证了该算法的正确性,证明该算法可解决实际问题。     

无关位在增加测试向量分组长度上的应用

针对内建自测试技术难以检测到抗随机测试故障的缺陷,提出一种充分利用测试向量中的无关位增加测试向量分组长度的方法。由含无关位的测试向量产生出相应电路内部节点的响应向量,通过分析测试向量与响应向量之间的关系,给出一些启发式规则并构建相应的有向图,用深度优先搜索方法查找出P?M个有向图的最长公共路径。实验结果表明,最大测试分组中的向量数平均增加了2.2个。     

系统级的可测性设计

随着IC设计的不断发展，SoC由于其可重用性而被广泛应用，这使得可测性设计（DFT）也被提高到系统级的高度。从顶层模块考虑，必须对不同模块采用不同的测试策略，合理分配测试资源。该文通过实例，提供了一种可行的系统级DFT方案。     

芯片级BIST控制器的设计与实现

为适应某型国产航电设备故障的实时自检测及定位需要,设计一个针对自测试电路的芯片级BIST控制器。传统的测试方法存在测试时间长和故障覆盖率不高的缺点。为此,采用伪随机测试向量和确定性测试向量相结合的混合BIST技术及多扫描链、压缩向量技术,对芯片级BIST控制器进行研究,给出功能模块的设计方案。利用Quartus II软件对设计进行仿真,测试结果证实该设计可达到某型航电设备的故障自检测要求。     

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。