级联PLL超低噪声精密时钟抖动滤除技术研究

时钟是高速数据转换器、卫星数字调制解调等定时、触发的基准,而因为信号源或晶振本身及外部随机噪声、抽样间隔误差波动等引起的时钟抖动则成为影响通信系统中精度和信号质量的关键因素。针对全方位的信号路径系统中的高速全差分运放及高频宽14位模拟/数字转换器的随机及固定时钟抖动,本文具体分析、研究了超低噪声兼时钟抖动滤除技术。研究选用双级联PLLatinum架构,配置高性能压控振荡器(VCXO),很好地实现了降噪和时钟抖动滤除的作用。     

MAX3674：双输出时钟发生器

Maxim推出用于高速设备的宽频率范围、双输出时钟发生器MAX3674。器件采用低噪声VCO和PLL架构,可由片内晶体振荡器或外部LVCMOS时钟提供的低频参考时钟产生高达1360MHz的5ps RMS低抖动输出时钟。为降低成本,器件提供2路相同或不同频率的差分LVPECL输出,从而省去了一个高频晶体振荡器。此外,I^2C兼容接口可为频率裕量测试精调输出频率,从而极大地降低了系统测试过程的复杂度。MAX3674理想用于以太网交换机／路由器、存储域网络交换机、无线基站通道卡和服务器时钟发生器等高速系统。     

采用反馈时钟检测的锁相环校准电路设计

采用反馈时钟进行频率检测,设计了一种应用于高频、低抖动频率综合器中的锁相环校准电路。相较于采用参考时钟计数的传统频率校准方法,该方法提高了频率校准精度。配合幅度校准电路交替进行压控振荡器幅度校准和频率校准,可以选取最优幅度和频率控制字,有效提高系统输出时钟抖动性能。高精度频率检测电路和幅度检测电路的电源电压为3.3 V,压控振荡器调谐频率范围为2.7～3.1 GHz,压控增益范围为10～15 MHz/V,初始频率和幅度控制字及最大输出幅度限制可配置。     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

一种高速低抖动四相位时钟电路的设计

超高速A/D转换器对精准的时钟电路提出严格要求,时钟抖动是影响其精度的重要因素。文章在分析时钟抖动对A/D转换器的影响后,介绍了一种适用于GHz的低抖动四相位时钟电路。电路采用时钟恢复电路、四相位分布网络和相位校正电路,得到占空比稳定、相位误差小的四相位时钟。采用0. 18μm CMOS工艺实现,电路仿真表明,四相位输出时钟抖动102 fs,占空比调整范围30%～70%,功耗277 mW@1. 8 V。     

一种高速A/D转换器时域重构技术研究

A/D转换器在航空航天系统中的重要元器件,随着器件转换时钟频率不断提高而其工作环境不断恶化,如何准确测试其时间参数对于全面评价A/D转换器性能特别重要。目前对于高速A/D转换器时间参数测试,主流方法是通过示波器直接测试其输出,该方法对于示波器采样速度要求比较高。文章提出一种高速A/D转换器时域重构技术,可以通过计算机数字信号处理方法来实现高速A/D转换器时间参数测试,同时避免对示波器采样速度的依赖。同时,在研究高速A/D转换器时域重构技术方法及其应用的基础上,通过了相关试验验证。     

新型低相位噪声时钟合成器

德州仪器公司(TI)宣布推出一款新型低相位噪声时钟合成器CDC7005 ,它具有倍频、分频及抖动清除等功能 ,可为板级设计者优化定时性能 ,从而使板级空间缩小70 %。这种新型的集成芯片不仅降低了板级成本 ,而且还可减少大量分立组件的数量。利用CDC7005可实现压控晶体振荡器(VCXO)与参考时钟的同步 ,该器件内部集成了低噪声相位/频率检测器、高精度充电泵、可编程除法器、运算放大器以及具有除法选项的1:5差分时钟缓冲器。该器件的低相位噪声性能非常有益于包括A/D -D/A转换器、串/并转换器、ASIC及要求高精度参考定时的数字信号处理器(…     

高速D/A转换器动态参数测试方法研究

对基于逻辑分析仪和频谱分析仪的高速D/A转换器的动态参数测试方法进行了理论分析和测试实践。通过编程,由逻辑分析仪给D/A转换器提供单一频率的数字正弦波和时钟信号;通过频谱分析仪,对D/A转换器输出模拟信号采样,进行快速傅里叶变换,分析得到D/A转换器的动态参数特性。实验证明,该方法能快速测试高速D/A转换器的动态参数,在实际应用中可获得良好的效果。     

数字器件

MAX3674:双输出时钟发生器Maxim推出用于高速设备的宽频率范围、双输出时钟发生器MAX3674。器件采用低噪声VCO和PLL架构,可由片内晶体振荡器或外部LVCMOS时钟提供的低频参考时钟产生高达1360MHz的5ps RMS低抖动输出时钟。为降低     

低抖动、双输出时钟发生器

用于高速设备的宽频率范围、双输出时钟发生器MAX3674采用低噪声VCO和PLL架构,可由片内晶体振荡器或外部LVCMOS时钟提供的低频参考时钟产生高达1360MHz的5psRMS低抖动输出时钟。其I^2C兼容接口可为频率裕量测试精调输出频率,从而极大地降低了系统测试过程的复杂度。     

Maxim推出用于高速网络设备的低抖动时钟发生器

日前,Maxim推出用于高速网络设备的低抖动时钟发生器MAX3627／MAX3629。MAX3627具有七路LVDS输出和一路INCMOS输出,MAX3629具有五路LVDS输出和三路LVCMOS输出。这两款器件采用低噪声晶体振荡器和PLL架构,能够从25MHz晶体或参考时钟输入产生超低抖动（0．14psRMS）的高频（312．5MHz）时钟信号。     

基于数字PID增量控制的恒温晶体振荡器

针对晶体时钟振荡器输出频率易受外界温度变化影响的特点,设计了以MSP430F4618单片机为控制核心的恒温晶体振荡器.将高精度负温度系数热敏电阻作为传感器对晶体温度进行采样,并采用精密放大器IAN330芯片对晶体温度变化差值信号进行转换并输出至控制核心.输出的信号经12位A/D转换后进行数字PID增量控制运算得到控制量增量,再通过12位D/A转换输出至DRV593芯片驱动半导体制冷片(TEC)对晶体温度进行控制,并循环该过程使晶体振荡器的工作温度保持稳定.     

一种基于全差分积分器的时钟稳定电路设计

设计了一种用于超高速A/D转换器的时钟稳定电路。利用全差分连续时间积分器将差分时钟信号的占空比量化为电压信号,再通过跨导放大器产生控制电流来调整输出时钟的共模电平,达到调整输出时钟占空比的目的。电路采用0.18 μm标准CMOS工艺进行设计,工作电压为1.8 V,在2 GHz的最高时钟频率下,将占空比为20%~80%的输入时钟信号调整为(50±1)%,输出时钟抖动小于132 fs,具有抑制时钟抖动的能力。     

通用IC

TI新型低相位噪声时钟合成器日前,德州仪器(TI)推出一款新型低相位噪声时钟合成器—CDC7005,其具有的倍频、分频及抖动清除等功能可使板级设计者优化定时性能,从而使板级空间缩小70%,且减少大量分立组件的数量。CDC7005实现压控晶体振荡器(VCXO)与参考时钟同步,并集成低噪相位/频率检测器、高精度充电泵、可编程除法器、运算放大器以及具有除法选项的1:5差分时钟缓冲器。该器件的低相位噪声性能非常有益于包括A/D-D/A转换器、串/并转换器、ASIC 及DSP等在内的众多信号链路器件。CDC7005可接受 3.5 MHz~180 MHz 的参考时钟,并要…     

具有异步采样滤波器的音频A／D转换

引言。今天的高性能Δ∑模数（A／D）和数模（D／A）音频转换系统在其转换过程中通常需要超过12MHz的高频率系统时钟（主时钟）。时钟抖动是评定这些系统性能优良与否的重要因素。通常，时钟抖动对带有转换器和基于晶振的时钟没有太大影响，但是对联网式音频系统、利用“室内同步”信号的录音系统和其他混音器等需要在系统内长距离传送高频时钟信号的系统而言，就可能是非常棘手的问题了。这些系统的共同特点是，转换节点和网络都以相同的采样率或在相同的时钟域内运行。克服这些系统的低抖动主时钟问题最常用的方法是利用锁相环（PLL）。PLL电路形式多样，各有利弊。但是在大多数情况下，尤其是在电压受限的晶振电路中，经常因为低抖动或PLL频率范围不够，至使不能覆盖所有需要的采样率。     

一种低功耗倍频延迟锁相环设计

多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μm COMS工艺进行了流片验证,芯片面积约为0.03 mm 2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW–312μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93%).     

单路、27位串行器／解串器芯片组

德州仪器（TI）推出一款低相位噪声与抖动的时钟合成器与抖动清除器CDCM7005，可提供高精度的稳定频率，同时还具有-219dBc／Hz（PLL质量因素）的低相位噪声、LVPECL为162fs和LVCMOS为232fs的最低相位抖动性能，以及20ps的最大输出偏移。CDCM7005拥有可最大化设计灵活性的各种特性，其中包括用于编程与独立支持控制的串行外设接口（SPI）逻辑。该器件可使高达2.2GHz（LVPECL）的压控晶体振荡器（VCXO）频率与两个基准时钟的任意一个实现同步，以提供清洁的高频时钟输出。     

外围集成电路

Silicon Labs振荡器有效降低通信和嵌入式计算系统的抖动和成本Silicon Laboratories宣布推出新型晶体振荡器(XO)和压控晶体振荡器(VCXO)系列产品。该系列产品频率可高达250MHz,具有良好的抖动性能、     

一种基于差动放大器的超高速脉宽调整电路

设计了一种用于超高速A/D转换器的脉宽调整电路。以基准输出电压为参照,利用差动放大器输出控制时钟输出占空比,最高可工作在1.7 GHz时钟频率下,锁定精度为50%±1%;拥有20%～80%占空比输入,且能很好地抑制时钟抖动。电路采用0.18μm工艺制作,芯片面积为0.3 mm×0.1 mm,在1.9 V电源电压下,功耗小于40 mW。     

MAX3671／MAX3673：频率合成器

Maxim推出用于高速系统的带有9路相位对齐LVPECL输出的低抖动频率合成器MAX3671／MAX3673。这两款器件采用低噪声VCO和PLL架构，从62．5MHz参考时钟输入产生高频（312．5MHz）、低抖动（0．3psRMS）时钟信号。这两款器件提供的高性能省去了昂贵的高频振荡器和扇出缓冲器，节省了电路板空间，降低了成本。MAX3671可用于企业交换机和路由器等以太网接口的应用，非常适合需要CPRI参考时钟的无线基站。