数字集成电路测试中测试矢量的生成

引言电路的日益复杂和集成度的不断提高,测试已成为集成电路设计中费用最高、难度最大的一个环节。本文主要讨论了测试中伪随机测试矢量的生成,并提出了改进其周期的办法,从而能大大提高故障的覆盖率。最后通过硬件描述语言Verilog在QuartusⅡ软件下进行仿真,验证了其正确性。     

集成电路测试的质量

文章从技术的角度出发,讨论了保证集成电路(IC)测试质量的一些问题,内容涉及IC测试的硬件基础,关于IC测试软件的若干要素和必要的规章制度等三个方面。     

基于Internet的集成电路测试管理系统

本文利用普及的Internet,通过集成电路测试管理系统实现了属于一个公司的两个或以上办公场地之间数据共享、编辑与查询功能.集成电路测试管理系统是针对该行业的需求而量身定做的MES(生产管理系统).该系统通过流程控制机制将各部门间的工作规范化,从而严格地按照一定的顺序进行下去而不会产生跨级.     

集成电路测试平台需求趋势分析

随着半导体科技的不断发展和进步,集成电路的集成度越来越高,对测试平台的需求也在不断变化。本文以十二五计划为时间节点,回顾之前国内测试设备选型历程,并分析了测试平台的发展趋势,对测试平台的选型给出了建议。     

基于PC机的智能型数字集成电路测试卡

文章介绍了一种基于ＰＣ机的智能型数字集成电路测试卡，该卡能够测试数字集成芯片的逻辑功能，自动检测未知芯片的型号及对芯片进行老化试验等。本文介绍了该测试卡的工作原理、硬件结构和软件设计方法。     

大规模集成电路测试系统

集成电路和电路板测试系统是测试仪器的最高水平,硬件和软件均属前沿产品,测试仪器供应商的数目超过千家,但全面集成电路和电路板供应商不到十家,仅从数量来看也是百里挑一的了。著名的厂家有Teradyne(泰瑞达)、Schlumberger(斯伦贝谢)、Advantest(爱德万)、Agilent(安捷伦)、GenRad等。产品的价位很高,一般十万美元以上,相应的开发生产费用也就更为可     

试论集成电路失效分析中电测试的应用

电测试是对集成电路进行失效分析的重要内容之一,在集成电路失效分析测试中具有十分重要的作用,采用合理的电测试方式,可以简化集成电路的失效分析过程,提高失效分析的测试效率.通过对集成电路失效分析的基本方法进行分析,探究了集成电路失效分析中仪器设备的具体应用,并分析了集成电路的印刷电路的失效性能.     

大容量存储器集成电路的测试

介绍了有关大容量存储器集成电路测试系统的软件原理和硬件构成,对大容量存储器集成电路的测试方法作了初步探讨,希望对实现实验室精确测试和生产中大批量芯片中测和成品测试有所帮助。     

集成电路可靠性升级试验

介绍了进口单片集成电路的质量等级、批次可靠性升级试验及其工程应用事例。提出了升级试验设计主要项目是 :升级筛选试验、B组检验和DPA ;可靠性升级试验是解决高可靠型号工程用电路质量、进度、经费问题的一种有效办法。并且较深入地研究了可靠性升级试验的工作程序和方法 ,为工程应用提供借鉴和指导     

集成电路技术发展动态

近年来，许多文献对微电子技术或集成电路的发展动态进行了报道，对集成电路的市场需求、技术要求及应用前景进行了论述。主要侧重于技术层面，对硅集成电路技术（包括数字集成电路和模拟集成电路）涉及到的材料、器件、工艺、电路等的发展动态进行综述。     

一种集成电路测试流程分级动态调整方法

针对集成电路测试过程中测试时间长,影响测试效率的问题,提出了一种集成电路测试流程分级动态调整方法.通过统计样本集成电路中每种测试类型和每条测试向量的测试故障率来建立贝叶斯概率模型,根据其命中故障点的概率高低分级调整它们的加载顺序.随着测试的进行,不断收集测试数据,动态更新测试类型和测试向量的测试故障率,同步调整测试类型以及测试向量的加载顺序.实验表明,使用动态调整后的测试流程可以更早的发现故障电路,显著减少故障电路的测试时间,提高测试效率.本算法是完全基于软件的,不需要增加硬件开销,可以相容于传统的集成电路测试流程.     

极大规模集成电路测试技术发展

集成电路作为新一代信息战略产业的基础,工艺、封装、应用的发展对测试提出了诸多挑战,同时测试作为集成电路产业链的一环,与设计、制造、封装等环节紧密相联。阐述了集成电路设计中高速、高集成度及测试成本对测试的挑战以及相应的测试解决方案,同时对测试与设计、封装、应用等产业链环节联接的典型技术如测试仿真到测试向量转换、inkless map、测试自动化数据等进行了描述。     

硅功率集成技术发展动态

文章介绍了硅功率集成电路技术的一些发展劝态。单片中小功率智能集成电路发展迅速，以BCD为其主要工艺技术；基于SOI的智能功率集成电路也得到开发。单片集成式的功率管为电源管理小型化、高频、较高可靠性设计提供了新途径，它们在分布式电源、便携式设备仪表中得到广泛应用。     

世界集成电路市场发展趋势

自50年代发明集成电路（IC）后,世界集成电路产业结构经过了三次变革。80年代以来,IC设计业、制造业、封装业和制版业的市场发展迅速。在PC市场增长逐渐趋缓之后,通信类芯片成为IC市场新的增长点,将带动IC产业的持续发展。     

改进的大规模集成电路测试方法

为了提高大规模集成电路可测性设计（Design For Test,DFT）的故障覆盖率,减少测试时间,通过分析自我测试（Self-Testing Using MISR and Parallel SRSG,STUMPS）方法中的测试机制,找出了其测试效果不理想的原因,提出了改进型的大规模集成电路的测试方法,用C语言编写了故障模拟程序,并且在ISCAS’85标准测试电路上进行了验证。     

Effect of Noise on Analog Circuit Testing

The effect of test environment noise (tester noise) on test waveforms is considered. We show that tests generated ignoring the tester noise characteristics are prone to failure when actually applied to the circuit-under-test (CUT). The failure may result in the good circuit being declared faulty or the faulty circuit being declared good. This failure is independent of the fault model and nature of the test, i.e., AC or DC, time domain or frequency domain. We characterize the total noise at the primary outputs (PO's) of the circuit using second order statistics. We use the noise power spectrum and root mean square (RMS) values to make decisions about the test waveforms and recommend more noise-robust tests. For non-linear circuits we use the Central Limit Theorem of statistics to approximate narrow band noise at a primary input (PI) by a sum of sinusoidal distributions, and we use Monte-Carlo simulations to determine the noise at the PO's in the time domain. Results of experiments on an instrumentation amplifier, a biquadratic filter, and a Gilbert multiplier are presented, which prove that valid tests in a noise-free environment are invalid when tester noise is considered.     

基于边界扫描技术的集成电路测试系统设计与实现

介绍了边界扫描的技术原理,及其在集成电路测试中的具体应用,并给出了一种基于边界扫描技术的板级集成电路测试系统的方案及实现。