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为了既节省冰洲石晶体材料,又可以实现剪切差对入射点的连续可调,将光学玻璃(ZBaF3)与冰洲石结合,并用溴代萘胶合,设计了一种新型平行分束偏光镜.实验测试表明,棱镜出射的o光透射比高于85%,消光比优于10-5;e光透射比高于70%,消光比优于10-3.结果表明,该设计在节省冰洲石的前提下,不仅保持了良好性能,还实现性能创新,给使用带来便利,具有良好的应用前景. 相似文献
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复合式剪切差可调谐平行分束偏光镜 总被引:1,自引:0,他引:1
为了克服现有平行分束偏光镜剪切差较小且不可调谐的缺点,拓宽平行分束偏光镜的应用范围,采用冰洲石晶体和两块间距可调的三角形玻璃棱镜,制作出造价相对低廉、剪切差大范围内可调谐、且具有优越的分束比和透射比的复合式剪切差可调谐平行分束偏光镜。从理论上分析了该复合式棱镜的剪切差可调谐范围、e光和o光的分束比及未镀增透膜的情况下总的透射比随复合式棱镜中玻璃棱镜的结构角及两块玻璃棱镜的间距等结构参数的变化,并给出了仿真计算结果。依据该结果设计了实验样品,剪切差在1.4~50.2mm范围内可调谐,e光和o光的光强分束比优于1.1,且在未镀增透膜的情况下总的透射比大于80%。 相似文献
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新型平行分束偏光镜的设计研究 总被引:4,自引:2,他引:2
为了既节省稀有昂贵的冰洲石晶体材料,又实现偏振光的大剪切差输出,采用冰洲石晶体与光学玻璃组合的方法,给出了一种新型平行分束偏光镜的设计方案.该棱镜为冰洲石晶体中间夹光学玻璃的结构,可采取胶合剂和空气隙两种胶合方式.结果表明,在保持较高消光比和透射比,又不增加晶体使用量的前提下,相对于常规平行分束偏光镜,该棱镜一般可以将剪切差增加3倍以上. 相似文献
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新型对称分束偏光棱镜 总被引:2,自引:0,他引:2
采用方解石——玻璃二元结构,提出了一类新型对称分束偏光棱镜;给出了棱镜结构及特性参数的理论分析和实验结果。结果表明,该类棱镜既具对称分束特点,又具良好的偏光性能。 相似文献
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分束探测法测量波片的相位延迟 总被引:1,自引:1,他引:1
本文给出了一种新的光电探测方法测量任意波片相位延迟的理论及实验方法。可应用于近红外、可见及紫外区域。特别使用于λ/2和λ/4波片的相位延迟的测量,实验精度可达0.2%。 相似文献
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粒子图像测速中的可调数字脉冲同步器的设计 总被引:1,自引:0,他引:1
粒子图象测速PIV(Particle image velocimetry)技术是一种新型的流场测试技术,既能测得流场速度的大小,又可获得速度的方向。本文通过对PIV技术的物理模型的讨论和根据高流速流场的测量的需要,提出并设计了实时可调数字脉冲同步器,实现跨场技术,并应用到实际流场的流速测量中,取得了较好的效果。 相似文献
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一种基信元界面的并行ATM信元定界模型分析 总被引:2,自引:0,他引:2
本文介绍了一种缺乏字节边界条件下的并行ATM信元定界算法,并讨论了并行电路的实现中的最优参数确定。文中采用Markov模型分析了信赖度在正确字节边界和错误字节边界两种情形下的不同分布,并按照字节同步时间最小化的目标确定最优的电路参数并给出电路性能。 相似文献
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具有高度对称分束角的单轴晶体棱镜设计与测试研究 总被引:2,自引:1,他引:1
在这篇文章中,报导了一种特殊设计的双渥拉斯顿单轴晶体棱镜具有高度对称的分束角。这种对称性与波长和单轴晶体材料无关。并对不同材料和不同的波长进行了测量。 相似文献
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分析DDS技术的工作原理基础上,采用了DDS技术,以微控制器MSP430F135为主控电路,AD9833芯片为核心,开发了一种频率范围设定宽、频率连续可调、响应速度快的信号源发生器,并对该信号发生器的系统结构和软硬件进行了详细的设计。针对传统计算频率控制字存在的计算量大、频率设定效率低、占用存储空间大或设定频率有误差累积效应等缺点,研制了一种新的计算频率控制的算法,该方法不需计算大量数据、不需大量存储空间而且可显著减低误差的累积效应,可有效应用于信号源的设计中。 相似文献
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Bassam Jamil Mohd Sa’ed Abed Sahel Alouneh 《International Journal of Electronics》2013,100(11):1510-1528
Parallel counters are one of the important components to construct high performance DSP units including column compression multipliers (i.e. tree multipliers). As the multiplier size increases, designing optimised wider counters is critical for its performance, which is the motive of this study. This article proposes a novel approach to design (2 n ?1, n) parallel counter using a reduction stage and a single (2 n ?1 ?1, n???1) parallel counter. An algorithm to construct the reduction stage for any counter size is presented. The designs of parallel counter examples using the proposed algorithm are discussed. Finally, the proposed design performance metrics (in terms of delay, power and energy-delay-product) are compared with the conventional parallel counter designs. The proposed designs achieve 13% average speed up, 10% power reduction and 32% improvement in energy-delay-product compared with conventional counters. 相似文献