高基FFT处理器高效地址产生算法

FFT算法是数字信号处理最常用算法,使用FFT处理器是进行FFT运算的重要手段之一。本文针对主基16局部流水的FFT处理器,提出了一种运用于高基FFT处理器的新型地址产生结构,能够进行16~4096点可变长的FFT运算,具有快速灵活的特点,且结构简单,适合FFT处理器中对数据通路控制的实现。     

流水线结构FFT/IFFT处理器的设计与实现

针对实时高速信号处理的要求，设计并实现了一种高效的FFT处理器。在分析了FFT算法的复杂度和硬件实现结构的基础上，处理器采用了按频率抽取的基—4算法，分级流水线以及定点运算结构。可以根据要求设置成4P点的FFT或IFFT。处理器可以对多个输入序列进行连续的FFT运算，消除了数据的输入输出对延时的影响。平均每完成一次N点FFT运算仅需要Ⅳ个时钟周期。整个设计基于Verilog HDL语言进行模块化设计。并在Altera公司的Cyclone Ⅱ器件上实现。     

一种新结构FFT算法及其FPGA实现

本文给出了一种面向FPGA实现的新结构FFT算法,并利用FPGA器件内部丰富的逻辑单元,RAM、ROM和DSP块实现了FFT核心运算的并行化,与利用传统结构实现的FFT相比大大提高了FFT的运算速度,与用DSP实现的FFT相比速度也要快得多。     

基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

高速64点FFT芯片设计技术

针对高速64点FFT(快速傅里叶变换)处理芯片的实现,分析了FFT运算原理,并根据FFT算法原理介绍了改进的FFT运算流图。介绍了FFT处理器系统的各模块的功能划分,并根据FFT处理器结构及其特殊寻址方式,采用Verilog HDL对处理器系统的控制器、双数据缓存、地址生成器、蝶形运算单元以及I/O控制等模块进行了RTL(寄存器传输级)设计,并在ModelSim中对各模块以及整个系统进行功能仿真和验证,给出了部分关键模块的仿真波形图。设计中,注重从硬件实现以及电路的可综合性等角度进行RTL电路设计,以确保得到与期望性能相符的硬件电路。     

基于FPGA的FFT处理器的设计与实现

对FFT处理器的实现算法-频域抽取基4算法做了介绍。介绍一种以FPGA作为设计载体,设计和实现一套集成于FPGA内部的FFT处理器的方法和设计过程。FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度。该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合。     

基于CORDIC算法2K点FFT处理器的硬件设计

本文讨论了采用FPGA硬件实现高速实时2K点FFT处理器的设计方案。选择了将基4和基2分解揉合的DIF算法作为实现算法。并采用CORDIC算法代替传统的乘法-累加单元，使得FFT中的三角函数计算只需加减和移位操作来实现。整个处理器采用流水线结构，并且有两个RAM分别轮流作为输入缓存和每一级的中间运算结果存储器。     

3780点FFT处理器的研究

3780点FFT模块是地面数字多媒体／电视广播传播系统（DMB—T）中的重要模块之一，由于该模块不能直接利用现已成熟的基-2和基-4的算法，故给出了三种实现3780点FFT的算法和处理器结构，分别是内插成4096点的FFT算法、混合基FFT算法和综合分解算法，并对各种方法的优缺点进行了讨论。     

基于CORDIC算法的流水线型FFT处理器设计

首先分析了基二FFT算法的原理以及在FPGA上实现FFT处理器的硬件结构。其次详细研究了在FPGA上实现FFT的具体过程,利用CORDIC算法实现了旋转因子乘法器,解决了整体设计过程中主要面对的几个关键问题,最终利用Verilog编程实现了基二流水线型FFT处理器,利用MATLAB与MODELSIM结合仿真结果表明该设计满足FFT处理器的基本要求,在10 MHz的采样率下完成32点FFT只需要14.45μs,设计方法也简单易行,具有一定的推广价值。     

FFT算法的一种FPGA实现

FFT运算在OFDM系统中起调制和解调的作用。针对OFDM系统中FFT运算的要求，研究了一种易于FPGA实现的FFT处理器的硬件结构。接收单元采用乒乓RAM结构，扩大了数据吞吐量。中间数据缓存单元采用双口RAM，减少了访问RAM的时钟消耗。计算单元采用基2算法，流水线结构，可在4个时钟后连续输出运算结果。各个单元协调一致的并行工作，提高了系统时钟频率，达到了高速处理。采用块浮点机制，动态扩大数据范围，在速度和精度之间得到折衷。模块化设计，易于实现更多点数的FFT运算。     

OFDM系统的研究及软件无线电实现

OFDM系统有直接实现和DSP实现2种方法。在分析OFDM系统时发现,采用DFT方法处理OFDM不仅大大简化调制解调器的设计,而且可以在DSP芯片和硬件结构中快速实现FFT计算,因此在考虑OFDM系统的调制解调原理、系统采取的抗干扰能力的举措、利用DSP技术和FFT快速算法的基础上,设计了一个以DSP和FPGA为核心的实现OFDM发送、接收系统的方案。     

FFT算法在OFDM中的应用研究与设计

针对当前高速数据传输技术中多径效应,符号间干扰的缺陷,提出了正交频分复用（OFDM）系统的设计方案。该方案利用快速傅里叶变换FFT实现调制和解调。这里以Quartus Ⅱ为平台用VHDL语言编程实现各模块,设计了FFT处理器。通过综合仿真和时序分析与MATLAB仿真结果比较验证其正确可行。该系统可以解决高速信息流在信道中的传输问题,可以有效地对抗多径效应,消除符号间干扰,实现数据的高速传输。     

A 2.4-Gsample/s DVFS FFT Processor for MIMO OFDM Communication Systems

This paper presents a new dynamic voltage and frequency scaling (DVFS) FFT processor for MIMO OFDM applications. By the proposed multimode multipath-delay-feedback (MMDF) architecture, our FFT processor can process 1-8-stream 256-point FFTs or a high-speed 256-point FFT in two processing domains at minimum clock frequency for DVFS operations. A parallelized radix-2⁴ FFT algorithm is also employed to save the power consumption and hardware cost of complex multipliers. Furthermore, a novel open-loop voltage detection and scaling (OLVDS) mechanism is proposed for fast and robust voltage management. With these schemes, the proposed FFT processor can operate at adequate voltage/frequency under different configurations to support the power-aware feature. A test chip of the proposed FFT processor has been fabricated using UMC 90 nm single-poly nine-metal CMOS process with a core area of 1.88 times1.88 mm² . The SQNR performance of this FFT chip is over 35.8 dB for QPSK/16-QAM modulation. Power dissipation of 2.4 Gsample/s 256-point FFT computations is about 119.7 mW at 0.85 V. Depending on the operation mode, power can be saved by 18%-43% with voltage scaling in TT corner.     

基于RAG的OFDM调制解调实现

高速FFT处理器的实现是OFDM系统调制解调的关键问题之一，文中采用简化加法器图（RAG）算法，结合流水线操作，在现场可编程门阵列（FPGA）上构建FFT的硬件模型，能减少蝶型运算中加法器数量30%以上，极大地提高了数字信号处理速度，更适合用于子载波教较多的OFDM系统进行大量数据的处理．     

基于DSP的正交频分复用的实现

在理论上推导了采用快速傅里叶逆变换/傅里叶变换(IFFT/FFT)实现正交频分复用(OFDM)调制解调的可行性,分析了采用IFFT/FFT实现OFDM调制解调比传统方法更具优势;然后在数字信号处理器(DSP)硬件平台上对采用IFFT/FFT实现OFDM调制解调进行了验证。实验结果表明:采用IFFT/FFT不仅能正确实现OFDM信号的调制解调,而且还大大简化了OFDM系统结构,降低了系统实现难度,节约了成本。     

OFDM技术及仿真性能分析

正交频分复用（OFDM）是一种多载波宽带数字调制技术，它能有效地克服传输中的多径干扰和消除码间串扰，所以在高速数据传输中得到了广泛的应用。这里就OFDM技术进行了较为详尽的分析；OFDM的传输特性进行了基于FFT算法实现的MATLAB软件模拟及模拟结果分析。     

数模同播音频广播系统中OFDM调制解调器的设计

设计了一种基于IFFT/FFT的高效OFDM调制解调器,实现数模同播音频广播系统中数字音频信号的OFDM调制解调,包括发射机中用于形成OFDM符号的时域与频域交织模块、OFDM调制模块和接收机中OFDM解调模块、时域与频域解交织模块。通过对IFFT/FFT算法的改进,该OFDM调制解调器中数据的输入顺序和输出顺序相同,不需要进行顺序输人逆序输出,并且可以把现有基2的幂次方的FFT变换扩展到任意点,实现适用于任意点的IFT/FFT,简化了IFFT/FFT模块本身和交织／解交织的资源消耗,巧妙地节省了系统所需的资源。     

基于分数阶Fourier变换减小OFDM系统PAPR的研究

介绍了基于分数阶Fourier变换的OFDM系统,给出了这种系统中经过变换后的信号的表达形式,探讨了该系统在不同的调制方式下（QAM调制和QPSK调制）使用Clipping算法降低系统PAPR的情况,并使用Matlab对不同阶数的CCDF进行了仿真。仿真结果表明,QAM调制下基于分数阶Fourier变换的Clipping算法性能不如基于傅立叶变换的Clipping算法好,而在QPSK调制方式下基于分数阶Fourier变换的OFDM系统PAPR性能比基于傅立叶变换的OFDM系统性能有了显著的提高。     

基于TMS320C6201的并行高速实时数字脉冲压缩系统研究

线性调频脉冲是最经典的大时宽-带宽积信号形式,但是这种信号的数字处理需要极大的处理量.本文研制了一个基于TMS320C6201的高速实时数字脉冲压缩系统,具有1600MIPS处理能力.针对TMS320C6201的特点,提出了在VLIW体系结构下,提高FFT并行运算效率的方法,从而使系统完成512点数字脉冲压缩的时间仅为124us,基本达到TMS320C6201的性能极限.针对系统定点运算的问题,提出了定点FFT的改进算法,可以兼顾运算速度和精度的要求;对所提出的定点算法的误差进行了理论分析,并在实际的系统中验证了理论分析的结果.研究并解决了系统实现中高速电路等关键技术问题.目前,该系统已成功应用于某雷达系统中,长期工作稳定可靠.     

WFTA算法的FPGA设计与实现

Winograd傅里叶变换算法（WFTA）利用旋转因子W的特性对其进行分解,能够把FFT运算中乘法次数降到最低,是一种高效且资源占用相对较少的FFT实现方法。以256点分解为两维16×16点的小数组WFTA进行运算为例介绍了大数组WFTA算法的FPGA设计与实现方案。仿真测试表明,所设计的256点FFT处理器,乘法器资源消耗仅为基-2FFT的1/2、基-4FFT的2/3,且在100 MHz主时钟频率下完成运算仅需5.8μs,满足FFT处理器的高速实时性要求。