少模光纤通信频域均衡中的大点数FFT设计

为了减小频域均衡系统电路实现的功耗和面积,满足长距离少模光纤通信对均衡器的要求,对关键环节快速傅里叶变换(FFT)电路的实现进行了研究,采用2维分解算法将大点数的FFT运算转换为小点数FFT处理器的设计,降低了硬件复杂度。设计了基于现场可编程门阵列的高速蝶形运算核,实现了16384点FFT的2维R22SDF结构,提高存储器的资源利用率,减少了复数乘法器的使用;进行了理论分析和实验验证,取得了不同时钟频率下的电路结构占用资源的数据。结果表明,FFT运算器的正确性得到验证,该FFT运算器能够适应少模光纤通信系统中优化频域均衡电路结构的要求,能够实现200MHz数据传输速度的频域均衡实时处理。     

基于FPGA的数字脉冲压缩技术

简述了脉冲压缩技术的原理以及APEX20KE系列FPGA的特点,给出了基于FPGA实现FFT的结构框图。在此基础上实现实时脉冲压缩的频域算法。该方法具有快速稳定、结构简单、性能价格比较高等特点。     

多路并行FFT算法的FPGA实现技术

以雷达侦察接收机为应用背景,利用FPGA芯片并行工作的特性,设计一种并行加流水线处理模式的FFT处理器结构,实现宽带数字测频。在2.4 GSPS采样率下,选取基-2频域抽取(DIF)算法,采用每通道512点流水结构FFT、8通道并行处理的设计思路,以达到单通道4 096点FFT的处理效果。在保证分辨率的同时,采样数据能够被实时处理。仿真结果显示,在300 MHz时钟下,FPGA完成4 096个数据的缓存和FFT运算只需要2.1μs,满足雷达侦察接收机对数据处理速度的要求。     

用于频域抗干扰的高速FFT实现

针对卫星通信中的强窄带干扰,文中讨论了采用FPGA硬件实现高速实时FFT处理器的设计方案,并基于此FFT实现频域窄带干扰抑制。作者采用基于单级运算单元与单级数据存储单元进行级间复用的方法来完成FFT处理。所设计的方案,在进行高速FFT运算的同时,在很大程度上节省了硬件资源,有效的抑制窄带干扰。     

一种新结构FFT算法及其FPGA实现

本文给出了一种面向FPGA实现的新结构FFT算法,并利用FPGA器件内部丰富的逻辑单元,RAM、ROM和DSP块实现了FFT核心运算的并行化,与利用传统结构实现的FFT相比大大提高了FFT的运算速度,与用DSP实现的FFT相比速度也要快得多。     

快速傅立叶变换在声音均衡和频谱中的应用

文中针对数字化音频处理中声音均衡和频谱显示的问题,提出了采用FFT算法的设计方案和具体实现.在介绍FFT算法基本原理的基础上,比较深入地分析其特点,采用FFT算法使时域上表现的声音信号转化为频域信号,分别对各频段处理后,再次由FFT转化回时域,完成声音信号均衡和频谱显示等功能,并给出了具体的实现方案.通过对均衡和频谱显示的处理,总结出对声音信号频率的处理,均可采用时域到频域再回到时域的通用方案.数字化音频处理,是未来音频处理的发展的主要方向.     

基于FPGA的FFT处理器的设计与实现

对FFT处理器的实现算法-频域抽取基4算法做了介绍。介绍一种以FPGA作为设计载体,设计和实现一套集成于FPGA内部的FFT处理器的方法和设计过程。FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度。该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合。     

基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

用于SoPC的FFT运算模块设计及实现

介绍了Cooley-Tukey基4频域抽取FFT的硬件设计方法.设计采用迭代实现,点数为4096时占用的FPGA组合逻辑资源比级联流水线实现节省80%以上.同时介绍了Avalon总线接口模块的设计,利用这个模块可以把FFT运算模块接入SoPC.     

重叠剪切法频域均衡固有误差分析及其改进方法

该文提出了降低CDMA下行重叠剪切(OC)法频域均衡接收机计算复杂度的方法。基于FFT/IFFT变换的频域均衡算法,可以将均衡器简化成单抽头的结构,复杂度大大低于时域均衡算法。通过分析OC法频域均衡接收机系统固有误差的产生原因和分布特点,提出了对OC法的改进方法。理论分析和仿真结果都表明:改进后的频域均衡接收机,在计算复杂度降低的情况下,可以取得比原有频域均衡算法更好的性能。     

基于FFT的OFDM-UWB系统的均衡接收

以双带OFDM-UWB通信系统为背景,分析了基于FFT算法的三种均衡接收方法-迫零均衡、MMSE均衡和相位均衡.在Matlab的simulink平台上对信道CM1进行仿真,结果表明:为了使系统误比特率达到10-4的性能,采用相位均衡方法需要的SNR最低,仅为2dB;可见,OFDM-UWB通信系统相位均衡接收方法的系统性能比其它均衡接收方法都要好.     

信息管理中UWB系统信道估计与均衡算法及实现

通过介绍UWB技术的发展现状,着重阐述了MB-OFDM UWB通信系统的物理层帧结构和信道模型。在分析最小二乘(LS)信道估计算法和基于快速傅里叶变换(FFT)信道估计算法的基础上,针对MB-OFDM UWB信号帧结构特征提出了一种基于FFT变换和Hannan-Quinn(HQ)准则的改进算法,即FFT-HQ信道估计算法。该文也提出了一种基于信道估计的自适应均衡算法,利用仿真可以看出此均衡算法在性能上优于传统的基于LS算法调整均衡器系数的方法。     

Per-tone equalization for MIMO OFDM systems

This paper focuses on multiple-input multiple-output (MIMO) orthogonal frequency division multiplexing (OFDM) systems with channel order larger than the cyclic prefix (CP) length. Writing the demodulating fast Fourier transform (FFT) as a sliding FFT followed by a downsampling operation, we show in this paper that by swapping the filtering operations of the MIMO channel and the sliding FFT, the data model for the temporally smoothened received signal of each individual tone of the MIMO OFDM system is very similar to the data model for the temporally smoothened received signal of a MIMO single-carrier (SC) system. As a result, to recover the data symbol vectors, the conventional equalization approach for MIMO SC systems can be applied to each individual tone of the MIMO OFDM system. This so-called per-tone equalization (PTEQ) approach for MIMO OFDM systems is an attractive alternative to the recently developed time-domain equalization (TEQ) approach for MIMO OFDM systems. In the second part of this paper, we focus on direct per-tone equalizer design and adapt an existing semi-blind equalizer design method for space-time block coding (STBC) SC systems to the corresponding semi-blind per-tone equalizer design method for STBC OFDM systems.     

基于现场可编程门阵列的单载波频域均衡系统

利用Xilinx公司的FPGA器件,实现单载波频域均衡的算法。针对实现过程中资源消耗较多的问题,提出了基于快速傅里叶变换/逆快速傅里叶变换的突发实现方法和除法的查找表实现方法,并通过集成软件环境(ISE)软件内嵌的综合工具对整个系统进行综合,查看在使用此2种实现方法时的现场可编程门阵列内部的资源消耗,并将其与使用传统方法时的资源消耗情况进行对比,从而证实了此2种实现方法对资源的节约,同时对频域均衡系统进行了仿真,验证了方案的可行性。     

Dynamic Partial Reconfigurable FFT for OFDM Based Communication Systems

This paper presents a novel scalable and runtime dynamically reconfigurable FFT architecture for different wireless standards. With only 8 butterfly units, a reconfigurable FFT architecture for three different FFT points is realized using mixed radix-2²/2³/2⁴ FFT algorithm in a modified Single-path Delay Feedback (SDF) pipelined architecture. Via a proper data flow reconfiguration it can support 64, 128 and 256. It can even be extended up to 8192-point transforms and uses only 13 butterfly units to realize 8192 points. This paper describes the implementation method of 256 and 128 point FFT, which is reconfigured partially from 64 point FFT. The whole system is implemented on a Xilinx XC2VP30 FPGA device. The implementation design addresses area efficiency and flexibility allowing the insertion of the partial modules dynamically to realize various FFT sizes. To verify the efficacy of this dynamic partial reconfigurable FFT design method, a conventional multiplexer based reconfigurable architecture was designed and tested on the same platform. Tested FPGA results for the Dynamic Partial Reconfigurable (DPR) method show the configuration time improvement and good area efficiency as compared to the reconfigurable architecture using conventional multiplexer techniques.     

An efficient locally pipelined FFT processor

The fast Fourier transform (FFT) is a very important algorithm in digital signal processing. The locally pipelined (LPPL) architecture is an efficient structure for FFT processor designing in a real-time embedded system. Two basic building blocks, to the LPPL FFT processor, the butterfly in pipeline, and address generating, are discussed in this brief. Based on the "deep" feedback to butterfly-2, a novel approach for pipelined architecture, the radix-2 single-path deep delay feedback architecture is proposed. For length-N discrete Fourier transform computation, the dominant hardware requirements are minimal for complex multipliers log/sub 4/N-1 and adders 2log/sub 4/N. As an integral need of the LPPL FFT processor design, address generating and coefficient store-load structures are also presented.     

大频差长地址码扩频系统快速捕获方案的设计与实现

该文基于离散时间信号处理分析了多普勒频移对捕获性能影响的表达式,给出部分匹配滤波器与FFT结合方案的原理。针对大频差长地址码扩频系统快速捕获问题,提出一种采用部分匹配滤波器与FFT结合算法的实现方案,在考虑捕获性能与实现复杂性间的折衷上,具有很好的灵活性。该方案应用FPGA与DSP芯片配合实现,应用结果表明该方案在移动卫星通信和直扩抗干扰通信中具有很好的应用前景。     

A step-by-step quasi-Newton algorithm in the frequency domain and its application to adaptive channel equalization

In this paper, a new efficient adaptive filtering algorithm belonging to the Quasi-Newton (QN) family is proposed. In the new algorithm, the involved inverse Hessian matrix is approximated by a proper expansion, consisting of powers of a Toeplitz matrix. Due to this formulation, the algorithm can be implemented in the frequency domain (FD) using the fast Fourier transform (FFT). Efficient recursive relations for the frequency domain quantities updated on a step-by-step basis have been derived. The proposed algorithm turns out to be particularly suitable for adaptive channel equalization in wireless burst transmission systems. Based on this approach, new adaptive linear equalization (LE) and decision feedback equalization (DFE) algorithms have been developed. These algorithms enjoy the combined advantages of QN formulation and FD implementation, exhibiting faster convergence rate than their stochastic gradient counterparts and less computational complexity, as compared with other Newton-type algorithms.     

基于802.11a的FFT/IFFT处理器设计

设计了一种应用于802.11a的64点FFT/IFFT处理器.采用单蝶形4路并行结构,提出了4路并行无冲突地址产生方法,有效地提高了吞吐率,完成64点FFT/IFFT运算只需63个时钟周期.提出的RAM双乒乓结构实现了对输入和输出均为连续数据流的缓存处理.不仅能实现64点FFT和IFFT,而且位宽可以根据系统任意配置.为了提高数据运算的精度,设计采用了块浮点算法,实现了精度与资源的折中.16位位宽时,在HJTC 0.18μmCMOS工艺下综合,内核面积为:0.626 7 mm2,芯片面积为:1.35 mm×1.27 mm,最高工作频率可达300 MHz,功耗为126.17 mW.