给定偏差约束下的时钟布线局部拓扑构造优化算法

提出一种时钟树布线算法,在给定偏差约束下,采用新的匹配策略考虑偏差约束进行局部拓扑优化,优先匹配延迟目标大的结点,将其置于时钟树拓扑结构底层;结合缓冲器的插入,抑制了蛇行线的产生．实验结果表明,对使用过时钟偏差调度算法优化后的电路,该算法可在时钟布线阶段有效地减少时钟线网中连线与缓冲器的总电容．     

面向裕量优化的高效时钟偏差规划和延迟提取

为了减少时钟偏差规划所需的时间,提出一种准线性时间复杂度的时钟偏差规划方法.该方法以整数来描述延迟大小的时钟偏差规划算法,限制每次对时钟延迟调整的步进至少为1,降低了算法的时间复杂度;改变了传统的预先生成完整的时序图作为算法输入的流程,采用一种新的增量式延迟提取策略为时钟偏差规划算法提取关键边的权重,减少了生成时序图所需要的时间.实验结果表明,采用文中方法进行时钟偏差规划的效率很高,对包含数千触发器的基准测试电路,其运行时间仅为数十秒.     

FPGA时钟分配网络设计技术

本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型.并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案.     

基于卡尔曼滤波的网络精确时钟同步研究

在网络化分布式测试与控制系统中,时钟同步是一项重要的课题研究指标.在基于IEEE 1588协议主从时钟的时钟同步中,时钟偏差和时钟漂移的精确测量是主从时钟同步的重要保证.提出了基于卡尔曼滤波的时钟同步方法,该方法不仅能对主从节点之间的时钟漂移进行估计、优化时钟模型,还能实现对时钟偏差的估计,消除传输网络中的干扰.实验结果表明,在时钟同步中引入卡尔曼滤波算法能显著提高时钟同步精度.     

一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案.该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟.设计实现的时钟发生嚣已经成功用于4通道12 bit 320 MHz采样率的TIADC系统.测试结果表明,该时钟发生器具有10 ps延迟偏差和在80MHz频率下不超过2 ps的时钟抖动.     

单向延迟测量中时钟动态性检测算法

延迟是评价网络性能的重要指标,也是进行其他网络性能指标测量的基础.基于全球定位系统(GPS)的端到端(end-to-end)时钟同步是测量网络单向指标的常用方法,但是其代价昂贵且缺乏灵活性.在无端到端时钟同步机制下进行网络单向延迟指标测量的关键是消除时钟偏差效应的影响.基于对时间序列分段技术的分析,提出了一种新的时间序列分段标准与改进的分段算法,实现序列的自动聚类,其时间复杂度为O(N²).将该算法应用于检测端到端时钟的动态性,识别测量过程中时钟跳变和时钟频率调整位置,实现对网络单向延迟的测量,弱化了同类工作中对时钟动态性的严格假设.同时提出了基于滑动窗的在线实时时钟动态性检测算法.实际测试实验表明,该算法是行之有效的.     

基于延迟合并嵌入的带障碍的时钟树布线算法

提出一种在带障碍情况下,基于延迟合并嵌入方法的时钟树构建算法,并在时钟树构造过程中引入了轨迹图以保证布线可以绕过障碍．该算法以已知障碍为布线约束,首先自底向上计算时钟树内部节点的可能位置,然后自顶向下确定每个节点的确切位置．实验结果表明,该算法能够正确、有效地实现有障碍存在时的时钟树布线,线长优化率超过7％．     

片上偏差模型下Mesh结构时钟网络性能不确定性的分析

由于多驱动及回路特征使得Mesh结构时钟网络分析较为复杂,现有的定性或定量分析方法都难以针对具体Mesh结构设计寻求到准确的时钟不确定性约束,为此提出基于Mesh结构在片波动简化模型的时钟不确定性的遗传算法求解方法.首先将众多片上偏差源转化为单级延迟概率密度分布,然后进行多级传播叠加为Mesh结构末级驱动点延迟分布,进而缩减变量数目,合理分离时钟网络中树形结构和Mesh结构.在此基础上,借助遗传算法的全局趋优搜索能力来求解Mesh结构性能不确定性问题,以得到更为合理的时序裕量估算.与传统的蒙特卡洛分析方法及定性解析分析方法相比,基于65nm工艺的仿真实验结果证明了该方法的有效性.     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

抗工艺变化的时钟偏差规划

提出了在时钟偏差规划过程中减小中心误差平方值的增量式松弛量分配方法.在给定的时钟周期下,根据当前约束条件中所包含的组合电路的最大/最小时延值的权重,合理地为具有不同变化量的约束条件边界分配不同的松弛量.实验结果表明:该方法可以有效地分配偏差值与约束边界间的安全区,从而大幅提高在工艺变化条件下电路的可靠性.     

Reliable buffered clock tree routing algorithm with process variation tolerance

1 Introduction The clock distribution network design is a very challenging task, because the per-formance and functionality of the whole synchronous system directly depend upon the clock signals. Clock skew is manifested by a lead/lag relationship between the clock signals. Conventional clock designs always demand a zero clock skew system, since they think that clock skew may limit the maximum operation frequency. Exact zero skew was first accomplished in ref. [1], and then DME (Deferred-Mer…     

基于频率校正的触发型传感器网络同步算法

通过对现有时钟同步算法的分析,为消除触发型同步算法中时钟频率偏差对同步误差的影响,提出一种基于频率校正的触发型传感器网络同步算法。该算法中基站监测事件发生时,相关传感器节点通过线性回归计算时钟晶振频率偏差,通过同步信令的交互,估算往返时延和时间差值。仿真结果表明,该算法能达到良好的同步精度。     

A single layer zero skew clock routing in X architecture

With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performance integrated circuits, clock network design meets great challenges due to feature size decrease and clock frequency increase. In order to eliminate the delay and attenuation of clock signal introduced by the vias, and to make it more tolerant to process variations, in this paper, we propose an algorithm of a single layer zero skew clock routing in X architecture (called Planar-CRX). Our Planar-CRX method integrates the extended deferred-merge embedding algorithm (DME-X, which extends the DME algorithm to X architecture) with modified Ohtsuki’s line-search algorithm to minimize the total wirelength and the bends. Compared with planar clock routing in the Manhattan plane, our method achieves a reduction of 6.81% in total wirelength on average and gets the resultant clock tree with fewer bends. Experimental results also indicate that our solution can be comparable with previous non-planar zero skew clock routing algorithm. Supported in part by the National Natural Science Foundation of China (Grant No. 60876026), and the Specialized Research Fund for the Doctoral Program of Higher Education (Crant No. 200800030026)     

时钟树性能的研究及改进方法

分析了时钟树的性能要素:时钟树长度、时钟树偏差和时钟信号占空比,分析了改进时钟树性能的多个策略:合理的floorplan、合理的时钟创建源点、避免宏模块时钟端对时钟树平衡的不利影响、正确处理分离时钟门控、使用clock inverter改善时钟信号占空比。