基于FPGA的加密算法改进及实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

VoIP系统中加密算法的应用研究

针对目前语音信息加密不足的现状,在VoIP终端设备中设计并实现了基于FPGA的AES算法的加解密模块。首先介绍了具有加解密能力的VoIP系统的总体实现结构;其次重点介绍了加密算法各个子模块的实现方法,并通过硬件描述语言在FPGA芯片内部加以实现;最后,通过编写Testbench文件对PCI的部分功能和加解密进行了仿真测试。仿真结果表明,该系统成功实现了数据传输接口和语音的快速加解密功能,为数据的快速安全实时传输提供了可靠保证。加解密算法的实现占用的FPGA资源少,速度快,吞吐率高,性能稳定。     

针对AES加密算法的研究及其FPGA实现

旨在对AES加密算法进行研究,并采用Nios Ⅱ CPU的SOPC集成实现方式,基于FPGA设计出了具有加解密功能的、密钥可配置的、资源利用和吞吐量都十分理想的SOPC加密系统.系统轮变换通过状态机进行控制,采用加密内部和解密外部的密钥扩展方式,大大提高了系统的实现速度.     

基于FPGA的PCI硬件加解密卡设计

提出一种基于FPGA的PCI硬件加解密卡的设计方案,用硬件加解密取代了传统的软件加解密,将加解密模块和PCI接口模块集成在一个FPGA芯片内实现.分析了PCI加解密卡的软硬件的结构和原理,详细介绍了DESX加解密算法的原理、步骤和硬件实现、PCI接口模块的IP核设计以及USB接口模块的电路连接.系统硬件以FPGA为核心,使用Quartus Ⅱ 7.2软件和VHDL语言设计,软件由DriverStudio 2.7和Visual C++6.0设计.采用192位密钥的DESX分组对称加解密算法来取代64位DES算法,密文和密钥在专用硬件中存储,计算机内只有明文,有效防止黑客攻击,保护数据安全.设计采用逻辑综合式取代时钟驱动级联式来实现DESX算法,使加密一组数据的时间由16个周期缩短为1个周期.     

基于FPGA技术的混沌数字图像加密与硬件实现

提出用FPGA技术实现混沌数字图像加密及其硬件实现的一种新方法.根据离散化和数字化处理技术,对三维Lorenz混沌系统作离散化处理,用硬件描述语言和FPGA技术产生三维Lorenz混沌迭代序列,分别对数字图像的红、绿、蓝三基色信号进行混沌加密和解密.基于芯片型号为EP2C35F672C6的FPGA开发平台,以X640×480 BMP格式的灰度图像为例,设计了Lorenz混沌序列对数字图像进行加密与解密算法,给出了FPGA硬件实现结果.     

基于FPGA的数字视频加解密系统设计

重点研究基于FPGA（现场可编程门阵列）的数字视频加密与解密,它是在视频采集与显示系统的基础上增加图像加密和解密模块,并使其在硬件上实现。该系统把视频采集和显示系统与数字视频的加密和解密系统有机结合在一起,达到对采集到的视频图像进行加密和对其解密的要求。     

基于FPGA的3-DES双向数据传输高速加／解密芯片设计

介绍了DES和3-DES算法,并阐述了用FPGA芯片进行高速硬件加／解密的设计方法以及关键问题的解决方案,最后利用Altera公司的Cyclone Ⅱ EP2C70F896C8器件设计了一款3-DES双向数据传输加／解密芯片,从而将复杂的加／解密运算通过FPGA单芯片实现,提高了加密速度和破译难度。     

一种基于费马模数的RLWE加解密电路及其FPGA实现

随着量子计算机的发展,传统加密算法受到严重的威胁。为了对抗量子攻击,同态加密技术引起了关注,其中环错误学习(RLWE)的加密方案具有加密效率高、硬件实现简单等优点,在硬件加密上具有巨大的潜力。本文提出并实现了一种RLWE加解密电路,采用了费马数变换、访存优化和分时复用等方法。实验结果表明,在同等安全参数集下,所提出的RLWE加解密电路的硬件资源效率分别可达到6.01和12.03。     

基于FPGA的DES加密算法在光传输设备中的应用

首先介绍了DES加密算法的基本原理和加密过程,给出了基于FPGA的DES加密算法的硬件实现,并将基于FPGA的DES算法应用到光传输设备中,实现了光传输设备的加/解密功能.     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

雷达系统超精简流式AES加密器设计和优化

为了满足雷达系统对信息加密传输的要求,对高级加密标准（AES）的计数模式（CTR）重新设计,将其改进成流加密的工作模式。通过进行结构折叠和算法重用,有效地减小了资源占用,提高了吞吐率。在Spartan3型号的FPGA上,仅占用728个slice就可以实现276.53Mbps的吞吐率。本设计实现了节省硬件资源的纯逻辑模式和速度较高的分布式内存模式,并且完成实时密钥调度和流水线设计,获得了高可靠性、高吞吐率和高安全性。通过对实际雷达数据的加密实验,验证了该设计的有效性,显示了流加密模式的AES在雷达系统加密传输中的强大潜力。     

利用单反射调速管在X波段频率上的AES加密FSK生成

This paper describes a high security data transmission system over X-band microwave frequency. The paper has two parts. The first part deals with encryption of binary data by Advanced Encryption Standard (AES) using VHDL modeling of Field Programmable Gate Array (FPGA). The second part deals with a novel idea of transmitting the encrypted data by using a single klystron.This requires the simultaneous generation of a pair of two independent RF frequencies from a reflex klystron working for X-band frequency range. In this scheme, the klystron is suitably biased on the repeller terminal and superimposed on a train of AES encrypted binary data so as to create two RF frequencies one corresponding to negative peaks and the other one to the positive peaks of the data resulting in an Frequency Shift Keying (FSK) signal.The results have been verified experimentally.     

An FPGA-based performance evaluation of the AES block ciphercandidate algorithm finalists

The technical analysis used in determining which of the potential Advanced Encryption Standard candidates was selected as the Advanced Encryption Algorithm includes efficiency testing of both hardware and software implementations of candidate algorithms. Reprogrammable devices such as field-programmable gate arrays (FPGAs) are highly attractive options for hardware implementations of encryption algorithms, as they provide cryptographic algorithm agility, physical security, and potentially much higher performance than software solutions. This contribution investigates the significance of FPGA implementations of the Advanced Encryption Standard candidate algorithms. Multiple architectural implementation options are explored for each algorithm. A strong focus is placed on high-throughput implementations, which are required to support security for current and future high bandwidth applications. Finally, the implementations of each algorithm will be compared in an effort to determine the most suitable candidate for hardware implementation within commercially available FPGAs     

A fast pipelined multi-mode DES architecture operating in IP representation

The Data Encryption Standard (DES) is a cipher that is still used in a broad range of applications, from smartcards, where it is often implemented as a tamper-resistant embedded co-processor, to PCs, where it is implemented in software (for instance, to compute crypt(3) on UNIX platforms). To the authors’ knowledge, implementations of DES published so far are based on the straightforward application of the NIST standard. This article describes an innovative architecture that features a speed increase for both hardware and software implementations, compared to the state of the art. For example, the proposed architecture, at constant size, is about twice as fast as the state of the art for 3DES-CBC. The first contribution of this article is an hardware architecture that minimizes the computation time overhead caused by key and message loading. The second contribution is an optimal chaining of computations, typically required when “operation modes” are used. The optimization is made possible by a novel computation paradigm, called “IP representation”.     

基于MIPS处理器的AES算法指令集扩展方法与实现

由于MIPS处理器数据总线宽度的限制,其扩展的AES(高等加密标准)指令集无法有效实现其并行性的特点.为了提高AES扩展指令集的并行处理能力,利用MIPS处理器中乘法结果寄存器.可以一次实现对64比特数据的AES处理,有效利用处理器自身资源提高指令集的并行处理能力.同时,利用MIPS处理器的空闲流水周期可以流水化AES中的关键运算,缩短其关键路径以降低扩展执行单元对流水周期的影响,对不同实现方式的性能进行比较,结果表明该方法缩短了AES算法中复杂运算的关键路径长度从而使处理器的工作频率不受增加的功能单元的影响,同时有效地减少了芯片面积,并且继承了软件编程灵活性的优点。     

一种高吞吐率、低成本的固态硬盘数据安全方案

针对SATA-I型接口固态硬盘的数据安全问题,提出了一种高吞吐率、低成本的数据加密方案及密钥管理方法,该方法选取AES-128密码算法和CTR加密模式,利用射频识别(RFID)技术管理密钥。在Spartan3E系列FPGA上实现了加密电路,基于Mifare S50射频读写模块实现了密钥的产生、更改和保存。结果表明,本文提出的安全方案FPGA资源占用率和密钥管理成本均比较低,能够在150 MHz主频下达到1.7 Gbps吞吐率,完全满足接口通信速率要求。     

基于AES算法的WLAN安全机制分析

高级加密标准(AES)加密算法Rijndael采用对称的块加密技术,提供比WEP/TKIP中RC4算法更高的加密性能,它将成为取代WEP的新一代的加密技术,为无线网络带来更强大的安全防护.文章主要讲述了AES加密算法,在分支编码本(OCB)模式下的AES加密机制原理,AES算法在WLAN中的应用,以及现有的一些针对AES算法的攻击方法.     

一种优化可配置的AES密码算法硬件实现

AES加密算法是下一代的常规加密算法，其将被广泛应用在政府部门和商业领域。本文首先介绍了AES加密算法．然后分析了其硬件实现的要点和难点，最后在Xilinx的FPGA VirtexII XC2V3000-4上对AES密码算法进行了实现和验证。本方案采用一种优化的非流水线加密解密数据路径；同时提出了一种新的可配置的动态密钥调度结构，使得该设计支持128、192和256比特的密钥；而且该设计可以配置AES的四种工作模式。实验的结果表明该设计比其它的设计具有更高的性能。     

AES加密算法在AP中的设计和实现

随着无线局域网(WLAN)的发展,其信息的安全也越来越受重视.AES作为无线局域网通信协议的核心加密算法,如何用硬件实现并应用在通信产品中尤为重要.文中在概述了AES(高级加密标准)算法基本原理的基础上,以FPGA为硬件平台,Altera公司的Quartus Ⅱ为工具,设计了AES加密算法在Ap(Access Point)中的硬件实现.实现了AES加密解密电路的顺序循环方式和两级流水线方式设计,并对这两种实现方式进行了比较.结果表明采用流水线方式设计虽然增加了资源消耗,但是明显的提高了速度.     

用于全同态加密的数论变换乘法蝶形运算优化及实现

全同态加密(FHE)可以真正从根本上解决云计算时将数据及其操作委托给第三方时的数据安全问题.针对全同态加密中占较大比例的大整数乘法运算优化需求,该文提出一种数论变换乘法蝶形运算的操作数合并算法,利用取模操作的快速算法,分别可将基16和基32运算单元的操作数减少到43.8%和39.1%.在此基础上,设计并实现了数论变换基32运算单元的硬件设计架构,在SMIC 90 nm工艺下的综合结果显示,电路的最高工作频率为600 MHz,面积1.714 mm2.实验结果表明,该优化算法提升了数论变换乘法蝶形运算的计算效率.