军转民推广技术

8位3GHz超高速A/D转换器设计技术 技术开发单位 中国航天科技集团公司所属中国航天电子技术研究院北京微电子技术研究所 技术简介 在架构设计方面,该转换器采用折叠技术、内插技术和时间交织技术,降低了芯片的功耗,减小了输入电容,以及由于预放大器的漂移导致的差分非线性误差.在关键模块设计技术方面,其采用开环全差分主从式采样保持电路、高频接口匹配及抗干扰技术,以及数字校准技术,抵消了电路的偶次谐波失真和直流失调,改善了信号质量,提高了转换器的运行速度.在产品封装测试方面,其采用多管脚复杂电路封装技术和超高速转换器电路测试技术,可确保封装不影响电路性能,实现了电路的全面性能验证.该项目为《军用技术转民用推广目录(2013年度)》中电子信息领域的推荐项目.     

全差分环形放大器的流水线模数转换器设计

为了实现低功耗流水线模数转换器,本文提出了一种新型全差分环形放大器,并基于它设计了一款10 bit40 MS/s流水线模数转换器。本文采用HHGRACE 0. 18μm 1P6M混合信号工艺完成电路设计,当差分输入频率为2. 001 95 MHz的正弦信号时,仿真得到有效位数为9. 74位,最大微分非线性±0. 5LSB,最大积分非线性为±0. 65 LSB,整个ADC功耗为5. 32 m W,实现了低功耗模数转换器的设计。     

低功耗高精度逐次逼近型模数转换器的设计

为解决现代数字和数模混合系统中动态模数转换器高精度、低功耗与低成本之间的矛盾，提出一种10位和200×103 /s采样数的逐次逼近式模数转换器（SAR ADC）.对电容式数模转换器电容阵列的导通时序进行了优化，在采样保持电路中加入消失调功能，在比较器设计中引入预增益级和锁存级.该模数转换器已在标准数字互补性金属氧化物半导体工艺下实现.测试结果表明，该转换器积分非线性度小于1个最低有效位(LSB)，差分非线性度小于0.5 LSB.在200 kHz采样率和191 Hz输入信号频率下信噪比为59 dB，并且在5 V供电电压下功耗为2.5 mW，芯片面积为1.3 mm2，其性能已达到ADC高线性度和低功耗的设计要求.     

256MHz采样71dB动态范围连续时间ΣΔADC设计

宽带连续时间ΣΔ型数模转换器大量用于无线通信领域.设计了采用三阶4bit连续时间调制器架构.为降低时钟抖动的影响,采用不归零数模转换器反馈脉冲,通过引入半个时钟周期延时来改善环路异步问题,以补偿环路延时对性能的影响.还从电路、算法和版图方面来降低反馈数模转换器失配的影响.由于米勒补偿增加了电容而增大功耗,因此这里采用前馈补偿技术,设计了一款低功耗、高速的运算放大器.最后基于0.13μm工艺,在256MHz采样频率、1.2V电源电压下,在8MHz带宽内信噪失真比达到62.5dB和71dB动态范围,功耗为15mW.     

无共模反馈电路的低功耗可变增益放大器

设计了一种低功耗高动态范围数字控制的可变增益放大器.提出了一种新的稳定输出共模电平的方法,在负载电阻切换的同时改变流过电阻中的电流来保持电阻上的电压降不变,从而稳定输出共模电平.该方法无需额外的共模反馈电路,降低了功耗.同时采用级间电容耦合结构解决了直流失调问题,不需要直流失调校准电路.采用 TSMC 0.18μm CMOS工艺进行了电路设计和仿真.仿真结果表明,该可变增益放大器消耗的平均电流为504.7μA,-3dB带宽大于1.16MHz, 动态范围达到了81dB,变化步长为3dB,增益误差小于±0.65dB.     

用于非制冷红外探测器的SAR ADC设计

设计了一种用于非制冷红外探测器图像处理的12 bit逐次逼近型模数转换器(ADC),转换电压为2~4 V.其D/A转换器采用电阻和电容混合结构,节省芯片面积,减小系统复杂度;比较器采用放大锁存结构,应用失调存储技术,满足非制冷红外芯片图像处理对ADC速度与精度的要求.芯片采用Global Foundries 0.35μm混合模式CMOS工艺进行设计和流片.仿真结果表明:在输入信号为50 k Hz、采样率为1 MS/s时,信纳比(SNDR)为72 d B,有效位达到11.6 bit,模拟部分功耗2 m W,满足非制冷红外探测器对ADC指标的要求.该设计提高了非制冷红外探测器的图像处理能力,消除了ADC外接引入的噪声.     

单片集成谐振式升压转换器设计

为了解决高频谐振功率转换器功率密度较低的问题,提出基于绝缘体上硅（SOI）工艺平台和氮化镓（GaN）功率晶体管的三维集成的单开关全谐振升压转换器,开关频率为500 MHz. 转换器主体采用传统Class-E放大器的衍生电路结构?并联式Class-E拓扑,栅极驱动器采用单管谐振式驱动拓扑. 转换器中的谐振电感元件采用SOI工艺中提供的平面螺旋电感实现,谐振电容元件采用GaN功率晶体管的米勒寄生电容实现,硅基芯片与GaN芯片通过三维倒装技术连接. 围绕电路参数设计、谐振元件的实现和版图结构设计进行详细分析. 实验结果显示,当输入电压为12 V时,片上转换器的最高功率密度为1.481 W/mm²,满载效率为60%,最高效率为89%. 本设计为实现高功率密度、高集成度的功率转换器提供了新思路.     

逐次逼近ADC无源器件的匹配性与高层次模型

对逐次逼近A/D转换器的无源器件匹配性进行了研究.基于理论分析,明确了电荷再分配结构、电压等比例缩放结构以及混合结构等几种典型逐次逼近A/D转换器对无源器件网络匹配性的具体要求,并利用Matlab工具,通过建立逐次逼近A/D转换器无源器件匹配性高层次模型对理论分析结果进行了验证.在此基础上提出了一种基于单位电容缩放的新型电荷再分配结构,在不提高无源器件匹配性要求的前提下,利用单位电容取代原有缩放电容并增加一定的时序控制,有效地解决了传统电容缩放结构中缩放电容工艺实现困难以及对寄生电容敏感的问题,适合片上系统的嵌入式应用.     

基于FPGA的高速数据采集控制技术的研究

传统的数据采集一般都是基于CPU控制下的A/D转换及数据存储技术. 由于受到CPU指令执行时序的限制,这种控制模式很难突破1 MHz以上的数据采样速率. 本文介绍一种基于FPGA的高速A/D转换、数据采集、存储控制技术. 数据采集系统采用ALTERA公司的FPGA芯片EP4CE6E22C8N为控制器,产生高速A/D转换器及大容量SDRAM存储器工作所需要的控制时序信号,对采集速率可达100 MHz的高速A/D转换芯片AD9283进行采样控制及快速缓存处理. 整个设计在QuartusⅡ与KeilC-51平台下,运用Verilog语言及C语言描述软件编程,正确实现了AD9283转换的工作时序控制及采样的数据存储处理.     

高分辨率地震仪∑ΔA/D转换器的噪声整形

通过对∑ΔA/D转换器中的∑Δ调制器的分析,提出了对∑ΔA/D转换器的噪声整形的基本理论,为设计具有高分辨率的地震数据采集站提供了理论依据. 结合ΔA/D转换器的具体电路结构,分析了基本环路滤波器和高阶滤波器滤波方式的噪声整形技术对A/D转换器分辨率的影响. 结果表明,在∑ΔA/D转换器中,利用适当阶数的高阶∑Δ调制器的噪声整形作用,可以使信号在A/D转换时的量化噪声转移到有效信号频段之外,再使用数字滤波器滤除带外噪声后,可以有效地实现地震仪中24位高分辨率的模数转换.     

SAR ADC中一种比较器失调和噪声容忍的模型

提出了一种针对逐次逼近型(SAR)模数转换器(ADC)中比较器失调和噪声容忍的低功耗模型. 该模型在前n-m-1个比较周期引入一个快速低功耗的"差"比较器, 从而减少高性能大功耗的"好"比较器的工作周期, 并且通过第m+2周期的冗余电容和正常比较器的输出修正低功耗比较器的误差, 从而实现单个"好"比较器工作时的性能. 模型的容忍能力达到±2mLSB(最小权重位). 基于该模型, 在0.13μm CMOS(互补金属氧化物半导体)工艺下设计并仿真了一个10位100MS/s SAR ADC. 版图提取参数后仿真得到SAR ADC在1.2V电源下能够达到9.27位有效位数(ENOB), 以及2.01mW的功耗和33fJ/conv的品质因数(FoM).     

新型分段多分搜索算法高速A/D转换方案

针对比较器、子DAC和残差放大器单元对高速ADC面积与功耗的制约,从基准区间搜索过程入手,提出了分段多分搜索算法和基于该算法的新型模数A/D转换方案,从而实现了速度与功耗的优化。并采用SMIC 0.35μm CMOS工艺模型实验设计了芯片面积仅为1.0 mm×0.8 mm的8位250MSPs ADC。模拟验证表明,其功耗仅85 mW,无杂散动态范围达64.92 dB,INL和DNL均小于±0.5 LSB。     

一种应用于通信设备的5V14位高速数/模转换器

在研究高速数/模转换器静态和动态性能的基础上,设计了一种5V,14位高速分段式电流舵数/模转换器.设计的5 4 5温度计编码电路和新型对称开关序列,使数/模转换器的积分线性误差和微分线性误差最小.提出的新型开关电流驱动电路提高了数/模转换器的动态性能.基于TSMC0 35μm混合信号CMOS工艺,采用Hspice仿真工具,对14位数/模转换器进行了时域和频域仿真,在50Ω负载条件下满量程电流可达20mA;当采样速率为125MHz时,5V电源的满量程条件下功耗为270mW;输出频率为100MHz条件下的无杂波动态范围为72dBc.14位数/模转换器的积分线性误差为±1.5最低有效位,微分线性误差为±0 75最低有效位.     

CMOS环型压控振荡器的设计

设计和分析了一种高稳定度、低噪声的CMOS环型压控振荡器。该电路具有较低的压控增益,较好的线性范围,较低的相位噪声。应用复制偏置电路,对差分环型压控振荡器的控制电压进行复制,通过对压控振荡器相位噪声的计算和分析,以提高对环型压控振荡器电源电压噪声和衬底噪声的抑制。该设计和分析是基于上华0.5 μmCMOS工艺,当控制电压从1～3 V变化时,相应的振荡频率为100～500 MHz;在偏离中心频率1 kHz、10 kHz、100 kHz和1 MHz频率处得到的相位噪声分别为?50 dBc/Hz、?75 dBc/Hz、?98 dBc/Hz和?120 dBc/Hz。     

Low power time-interleaved 12-bit 500MS／s charge-domain ADC

A feed-forward common-mode(CM) charge compensation circuit and a foreground calibration technique for the high speed charge-domain (CD) pipelined analog-to-digital converter (ADC) is presented to solve the problem that the precision of CD pipelined ADCs is restricted by the variation of the input CM charge and the offset error. The proposed compensation circuit and the calibration technique can compensate the CM charge and errors caused by the variation of the input CM charge and offset respectively. Based on the feed-forward CM charge compensation circuit and the offset error foreground calibration technique, a 12bit 500MS／s time-interleaved CD pipelined ADC is designed and realized in a 1P6M 018μm CMOS process. The ADC achieves the spurious free dynamic range (SFDR) of 775dB and the signal-to-noise-and-distortion ratio (SNDR) of 627dBFS for a 199MHz input at a full sampling rate. The variation of signal-to-noise ratio is less than 3dB for the input CM voltage in the 0 to 12V range. The power consumption of the prototype ADC is only 220mW at 18V supply and occupies the active die area of 624mm².     

基于CMOS图像传感器应用的斜坡发生器

基于CMOS图像传感器应用,针对列并行的单斜模数转换器设计了一种内在精度高、分辨率可调的斜坡发生器IP核.在建立数学模型的基础上,通过改变参考电压实现分辨率在8bits与10bits之间可调.在3.3V电源电压、10MHz采样时钟下,平均功耗为2.288mw;8位分辨率时最大微分非线性和积分非线性分别为0.12LSB和0.32LSB;10位分辨率时微分非线性<0.38LSB,积分非线性<0.54LSB,满足百万像素阵列数据处理要求.整体CMOS图像传感器芯片采用Chartered 0.35 μm CMOS工艺实现,斜坡发生器所占有效面积仅为150×112μm2.     

一种R-C-R组合式12位逐次逼近A/D转换器

采用一种R-C-R组合式逐次逼近A/D转换方法,基于UMC 90nm CMOS工艺设计了一种12位1兆赫兹采样频率的逐次逼近型A/D转换器.在电路设计上,通过复用两段式电阻梯结构,有效地降低了系统对电容阵列的匹配性要求.在版图设计方面,采用了特殊的电阻梯版图设计方法来减小连接电阻的失配影响,并采用金属叉指电容来提高工艺兼容性以减小工艺成本.在3 3V模拟电源电压和1 0V数字电源电压下,测得微分非线性为0 78最低有效位.当采样速率为1兆采样点每秒,输入信号频率为10kHz时,测得的有效位数为10 3,包括输出驱动在内,功耗不足10mW.整个转换器的有源面积小于0 31mm2,符合嵌入式片上系统的应用要求.     

用于8位80 MS/s 模数转换器的增益数模单元电路

A high speed and medium accuracy multiplying digital-to-analog converter (MDAC) circuit optimization design is presented for meeting the requirements of the 8bit, 80MS/s pipelined analog-to-digital (A/D) converter. An optimized transmission gate is adopted to improve the linearity of the MDAC circuit. In view of the high gain two-stage operational amplifier, design method in wideband operational amplifier design optimization is proposed and the settling time and power consumption of operational amplifier can be effectively decreased In addition, an improved high speed dynamic comparator is used in this design Fabricated in a 1.8V 0.18μm CMOS process, this A/D converter with the proposed MDAC circuit achieves a signal to noise and distortion ratio (SNDR) of 54.6dB and an effective number of bits (ENOB) of 7.83bit with a 35MHz input signal at the 80MHz sample rate.     

塑闪阵列探测器读出ASIC阈值产生与调节电路的设计

基于GF 0.18 um CMOS工艺,设计并实现了ASIC芯片中的重要组成部分?阈值产生与调节电路,包括DAC模块和基于SPI慢控接口模块的控制模块。为了有效减少ASIC芯片版图面积、降低功耗,同时提高调节精度,提出通过组合高、低两个4位的DAC实现一个8位DAC的阈值调节,其中多个通道复用一个高4位DAC进行阈值粗调,每通道各自包含一个低4位DAC进行阈值细调。SPI慢控接口模块不仅实现对8位DAC输入的控制来调节触发阈值,还能够控制前放的增益和成型时间的档位。测试结果表明:DAC模块的DNL<0.10 LSB;INL<0.18 LSB;阈值粗调范围约为900 mV;阈值细调范围约为60 mV,精度误差小于7%,可满足ASIC芯片中的甄别器对阈值调节的需求。