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DDR DRAM设备开始进一步采用低电源电压来减低能耗。验证这些设备需要执行JEDEC规范所述的大量测试,这是个复杂而费时的过程。泰克示波器的DDRA软件提供了一整套符合JEDEC规范的自动化测量,能够简化对内存设备的验证。 相似文献
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在研究了JEDEC制定的DDR2标准的基础上,基于对DDR2快速测试的目的,设计了一种带自测功能的新型DDR2控制器。该控制器既拥有常见的控制时序、刷新、初始化等功能,又可以在没有外部激励的情况下对DDR2进行测试。整个设计完全遵循JEDEC标准,采用自顶向下的设计方法,通过异步FIFO进行跨时钟域的信号通讯,接口部分兼容FPGA的MCB模块,可以实现和MCB的简单替代,最后用verilog语言进行描述并通过仿真验证和FPGA验证.达到了较高的性能和实现了要求的功能。与常见的控制器相比,本设计虽然增加了自测试功能,但综合后的面积只增加10%。 相似文献
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Prashanth Thota 《中国集成电路》2014,(Z1):84-86
正DDR总线协议允许信号在不活动时进入空闲状态或三态。在DDR接口上调试或执行JEDEC合规性测量时,通常只需在使用示波器采集的信号的合格部分执行某些测量,如在READ或WRITE突发期间或在总线与特定rank的事务中。在DDR上捕获和找到正确的波形部分并进行分析极具挑战性,因为它可能要求采集和分类数千 相似文献
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《电子产品世界》2005,(10)
IDT新型DDR2产品Integrated Device Technology公司推出多款DDR2-667寄存器双列直插存储器模块(R-DIMM)。新产品包括系列锁相环路(PLL)时钟驱动器和寄存器产品,以及DDR2-667MHz寄存器验证板(RVB)。IDT的DDR2产品系列支持新的高性能速度等级标准,扩展了其业界领先优势,为用户提供了完整的DIMM产品和测试平台。R-DIMM的典型应用包括工作站、服务器、存储设备和诸如路由器的电信产品。DDR2-667RVB是IDTJEDEC验证任务组为满足当前JEDEC标准所规定的严格工业要求的元件性能而设计的。新的DDR2寄存器和PLL产品能处理… 相似文献
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对同步动态随机存储器(SDRAM)的时序参数进行了分析,并采用Shmoo测试方法,对某国产DDR2 SDRAM的tRCD、tRAS、tRP、tRC、tCK等时序参数的容限进行了测试.通过与JEDEC标准的对比验证,证明该产品的时序参数满足JEDEC标准的要求,并得到了相关参数的容限,为该类产品的质量评估和可靠应用提供了... 相似文献
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《中国电子商情》2008,(4):82
Microchip Technology Inc.(美国微芯科技公司)宣布推出全新系列串行存在检测(Serial Presence Detect,简称SPD)EEPROM器件。它们既能支持现今高速个人计算机中最新的双倍数据速率(DDR2)DIMM模块,还可支持未来的DDR3DIMM模块。新器件编号分别为34AA02、34LC02以及34VL02(34XX02),符合SPDEEPROM器件最新的JEDEC标准,其中34VL02可支持业界任何一款SPDEEPROM的最低工作电压范围(1.5V至3,6V)。各款EEPROM均备有JEDEC标准封装,也是目前唯一采用深受欢迎的6引脚SOT-23封装的SPDEEPROM。 相似文献
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DDR3是一种计算机的内存规格,是属于SDRAM家族的内存产品。2002年6月份,JEDEC就对外宣布开始开发DDR3内存标准,直到2008年才替代DDR2成为市场上的主流产品。DDR3在DDR2的基础上做出的主要改进有:起始逻辑Bank为8个;封装引脚方面有所增加;节省了20%的功耗;工作频率更高;通用性好等。 相似文献
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DDR SDRAM控制器的设计与实现 总被引:2,自引:0,他引:2
在分析DDR SDRAM基本特征的基础上,按照JEDEC DDR SDRAM规范提出了一个详细的DDR SDRAM控制器的设计方案.该方案采用Verilog HDL硬件描述语言实现,集成到高速SoC芯片中,然后使用Synopsys VCS对该控制器进行仿真,并在Stratix-Ⅱ开发板进行了FPGA验证.在阐述该控制器设计原理的基础上,进行模块划分和具体设计,提出了高效、稳定的处理方案,最后通过仿真和FPGA验证确保了设计的正确性. 相似文献
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主要介绍了电子签名相关规范符合性测试平台的技术路线和设计方案,分析了规范符合性测试的流程,该平台的搭建能满足对电子签名相关规范的符合性测试、功能测试、性能测试等方面的需求。 相似文献
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《电信工程技术与标准化》2006,19(2):19-19
威刚A-DATA DDR2 533内存的标准规格为240针脚、1.8V工作电压,且依据JEDEC(美国电子工程设计发展联合协会)的标准规范,采用最先进的0.10微米制程、FBGA封装的DDR2颗粒,成功减少IC颗粒与电路板的球面接触点,并有效降低高频工作温度与资料杂讯。且大幅提高资料传输速率并透过内建的ODT内部中断电阻设计,让主机板不用在内存旁边增加一排电阻,减少PCB的使用空间。OCD讯号校正技术让电压的上升与下降有最小的DQ—DQS SKEW(时钟讯号偏离),提升讯号质量。以及提高汇流排效率的Posted CAS功能,使DDR2 533成功突破DDR的速度限制,缔造出每秒资料访问与输出量比DDR高出一倍的优异效果,真正达到每秒3.2G的极速资料传输带宽。 相似文献