无冲突主存地址转换线路的全自检检查器

在并行计算的计算机结构中,为了提高并行计算效率,希望主存在接近无冲突访问的条件下工作。除了考虑使数据在主存合理存放外,从硬件角度可以采用素数(m)个模块并行或交叉工作的存储器。这样就不能简单地从主存地址得到每个主存模块的模号和模内地址,而需要采用除以m的除法地址转换线路。本文提出一种对这类地址转换线路进行错误检测的简便方法。     

STARAN中的多维访问存储器

STARAN 相联处理机具有若干个阵列模块。每个模块均带一台多维访问存储器。本文讨论用常规的随机存储器(RAM)片子来实现这种存储器。由于能按字方向和按位片方向访问数据,因而无需在RAM片子中增加费用制备特殊的逻辑就可进行相联处理。     

可并行读写的纳米交叉杆存储器的设计与分析

纳米交叉杆结构因其结构简单、制备工艺成熟而成为研究者最为关注的一种纳米存储器件.纳米交叉杆基于具有双稳态性质的纳米器件,有机分子层交叉结构和碳纳米管交叉结构都是比较成熟的纳米交叉结构.基于纳米交叉杆的存储器一般由外围微-纳结构多路选择器和存储阵列组成,要想在高密度存储的基础上实现快速读写必须研究并行读写方法.并行读写的基础是并行寻址,一种可选的并行寻址方式是地址加掩码的模式,这种模式后再加一个筛选向量即可大大增加并行寻址的灵活度.纳米交叉杆存储器的并行写可分为写1和写0两个子过程,安排最佳的并行访问方式是二维平面上的背包问题.并行读过程可以一次将一行或一列的内容读取出来.     

在一台相联处理机上的矩阵计算

基本概念何谓相联存储器?相联存储器是由单元(Cell)构成的设备,特点是按内容访问,单元之间可以彼此通讯。相联处理机(简称AP)利用了相联存储器的技术,且每个单元都有附加的加工逻辑设备。由此可见,一个相联处理机由两部分构成,即(1)相联存储器(2)提供并行计算的逻辑部件,它们对N个数同时执行一个操作。如果使用一通用计算机去控制相联处理机,这种结构亦称混合式相联处理机。 AP的构成借助于下图我们可以从功能上了解相联处理机的结构。     

TM-CAM：一种高效的容软错误相联存储器

相联存储器是集成电路中对软错误最敏感的部件之一,但是其结构特点决定了不能使用错误保护码等传统容错方法进行保护。提出了一种容软错误的相联存储器结构TM CAM,通过采用三值匹配线机制和仔细设计的三值灵敏放大器,能够检测相联存储器中的任意一位错误,其结构简单高效。基于该结构,还提出了TM CAM的访问算法。实验表明,TM CAM能够以很小的开销有效地缓解相联存储器中的软错误问题。     

80386微处理机原理及应用(六)

六、输入输出本章从下列三方面说明80386微处理机的I/O特性: I/O端口寻址方法。 I/O端口操作指令。使用I/O指令和I/O端口地址时的保护。 (一)I/O寻址80386允许以下列两种方法执行输入输出: 借助于独立的I/O地址空间,使用特殊的I/O指令, 借助于存储器映象I/O,使用通用目的操作数操作指令。 1.I/O地址空间 80386提供与物理存储器不同的独立I/O地址空间,可用此空间寻址用于外部设备的输入输出端口。该I/O地址空间由64k可寻址8位端     

素数个模块的并行或交叉存储器实现方案

本文对多处理机中通常使用的并行或交叉存储器,进行了模的个数对存储冲突的影响的分析,并建立了在模块数分别为2~n和素数时存储有效宽度的数学模型。最后对模块数为特殊素数(2~n±1)时导出了两种地址转换的硬件实现方案。     

PIC16C84单片机及其应用（二）

三、程序存贮器和堆栈 13位地址可寻址的程序空间为8K×14(0000H～1FFFH)。但是,PIC16C84只配置了1K×14(地址范围0000H～03FFH)的用户程序空间。其中的两个单元固定分配:复位矢量地址为0000H,中断矢量地址为0004H。 PIC16C84的8级堆栈具有8×13的独立空间,不占用程序存储器,也不需要诸如PUSH、POP之类的专用指令。     

单片机应用系统扩展大容量数据存储器的方法

计算机应用系统的存储器寻址范围取决于CPU的地址线数，在已经极限使用CPU地址总线的情况下，要想再扩大存储器容量，就只有采用其它方法来实现。以8031单片机应用系统为例，说明了一种超过8031CPU寻址能力的大容量片外数据存储器的扩展方法。该方法也可用于其它计算机应用系统中。     

一种实现高速异步FIFO的FPGA方法

在跨时钟域传递数据的系统中,常采用异步FIFO（First In First Out,先进先出队列）口来缓冲传输的数据,以克服亚稳态产生的错误,保证数据的正确传输。但由于常规异步FIFO模块中的RAM存储器读写寻址指针常采用格雷码计数器以及“空满”控制逻辑的存在,将使通过这两个模块的信号通路延时对整个模块的工作频率造成制约。提出了一种在FPGA内实现高速异步FIFO的方法,该方法针对不可能产生满信号的高频系统,通过省略“满”信号产生模块和多余的存储器位深来简化常规的FIFO模块,而只保留“空”信号产生模块。仿真和综合设计结果表明,整个模块的工作频率得到一定提高。     

具有非线性映射能力的高性能联想记忆模型

通常的联想记忆模型的联想性能由于受到输入模式间交叉相关项的影响而有所下降，并且在输入与输出之间缺乏非线性映射能力。本文介绍一种高性能联想记忆模型，它将低维输入向量映射到一个高维的中间向量，从而提高了系统的联想能力，又使系统具有非线性映射能力，最后给出了几种推广。     

Variable assignment and instruction scheduling for processor with multi-module memory

Multi-module memory has been employed in high-end digital signal processing system (DSP). It provides high memory bandwidth and low power operating mode for energy savings. However, making full use of these architectural features is a challenging problem for code optimization. In this paper, we propose an integer linear programming (ILP) model to optimize the performance and energy consumption of multi-module memories by solving variable assignment, instruction scheduling and operating mode setting problems simultaneously. The combined effect of performance and energy saving requirements has been considered as well. Specially, we develop two optimization techniques to improve the computation efficiency of our ILP model. The experimental results show that the optimal performance and energy solution can be achieved within a reasonable amount of time.     

基于广义逆的指数型联想存储器模型

基于Ｋｏｈｏｎｅｎ的广义逆联想存储模型ＧＩＡＭ（ｇｅｎｅｒａｌｉｚｅｄｉｎｖｅｒｓｅａｓｏｃｉａｔｉｖｅｍｅｍｏｒｙ）和Ｍｕｒａｋａｍｉ的最小平方联想存储ＬＳＡＭ（ｌｅａｓｔｓｑｕａｒｅｓａｓｓｏｃｉａｔｉｖｅｍｅｍｏｒｙ）原理，本文提出了一个指数型联想存储器．该模型的存储性能经计算机模拟证实，远远优于ＧＩＡＭ和ＬＳＡＭ，通过适当地调节参数，几乎可达到完全的联想．对输入噪声方差，无需先验假设，同时还实现了一定程度的非线性映射特性.     

面向多兴趣区域图像处理应用的高效无冲突并行访问存储模型

针对不规则数据访问模式图像处理应用提出了一种通用的高效无冲突并行访问存储模型.在主存储器与处理器之间构建了一种多体存储结构,并将大部分的不规则数据访问模式归类为对图像中多个局部矩形兴趣区域内的任意位置固定大小矩形数据块的无冲突并行访问.为了提高访问效率,只将兴趣区域内的数据缓存在多体存储器中,且不同兴趣区域的重叠数据可以重用.多体存储器的寻址机制是基于提出的地址映射表结构进行动态寻址,而不是采用传统的固定寻址函数,既保证了对任意数据读写操作的编址一致性,又提高了数据重用性.每处理一个新兴趣区域就对地址映射表内容进行一次更新,提出的双表结构与数据块动态调度机制保证了更新过程与计算过程的并行执行.基于提出的存储模型构建了硬件体系结构,并在FPGA上实现,测试结果表明,与直接访问主存储器相比在访存速度上提高了几倍到上百倍.     

一种高速数据采集系统的设计

介绍了一种基于ＩＳＡ总线的高速数据采集系统构成及各部分功能。对提高高速数据采集系统的采样率和存储器带宽这两大技术难题提出了补救措施。采用交替样合成方式实现了系统最高采样率的倍增;采用多体存储结构提高了系统存储带宽;利用复杂可编程控制逻辑（ＣＰＬＤ）设计了系统控制逻辑、地址产生器、数据地址总线隔离器。文中最后给出了实际测试结果。     

基于2D Cache结构的H.264运动补偿访存带宽优化方法

H.264/AVC的运动补偿处理环节需要消耗大量的内存访问带宽,这成为制约其性能的关键因素.分析表明,如此巨大的带宽消耗具体来自5个方面:像素数据的重复读取、地址对齐、突发访问、SDRAM页切换和内存竞争冲突.提出一种基于2D Cache结构的运动补偿带宽优化方法,充分利用像素的重用以减少数据的重复读取.同时通过结合数据在SDRAM中映射方式的优化,将众多短而随机的访问整合为地址对齐的突发访问,并减少了访问过程中页切换的次数.此外还提出了访存的组突发访问模式,以解决SDRAM竞争冲突所引入的开销.实验结果表明采用上述优化设计后,运动补偿的访存带宽降低了82.9～87.6%,同现存优化效率较高的方法相比,带宽进一步减少了64%～87%.在达到相同带宽减少幅度的前提下,所提出的新方法比传统Cache结构电路面积减少91%.该方法目前已在一款多媒体SoC芯片设计中实际应用.     

Some experiments on human memory and a new neural model

An associative memory with parallel architecture is presented. The neurons are modelled by perceptrons having only binary, rather than continuous valued input. To store m elements each having n features, m neurons each with n connections are needed. The n features are coded as an n-bit binary vector. The weights of the n connections that store the n features of an element has only two values -1 and 1 corresponding to the absence or presence of a feature. This makes the learning very simple and straightforward. For an input corrupted by binary noise, the associative memory indicates the element that is closest (in terms of Hamming distance) to the noisy input. In the case where the noisy input is equidistant from two or more stored vectors, the associative memory indicates two or more elements simultaneously. From some simple experiments performed on the human memory and also on the associative memory, it can be concluded that the associative memory presented in this paper is in some respect more akin to a human memory than a Hopfield model.     

A study of pattern recovery in recurrent correlation associative memories

In this paper, we analyze the recurrent correlation associative memory (RCAM) model of Chiueh and Goodman (1990, 1991). This is an associative memory in which stored binary memory patterns are recalled via an iterative update rule. The update of the individual pattern-bits is controlled by an excitation function, which takes as its argument the inner product between the stored memory patterns and the input patterns. Our contribution is to analyze the dynamics of pattern recall when the input patterns are corrupted by noise of a relatively unrestricted class. We show how to identify the excitation function which maximizes the separation (the Fisher discriminant) between the uncorrupted realization of the noisy input pattern and the remaining patterns residing in the memory. The excitation function which gives maximum separation is exponential when the input bit-errors follow a binomial distribution. We develop an expression for the expectation value of bit-error probability on the input pattern after one iteration. We show how to identify the excitation function which minimizes the bit-error probability. The relationship between the excitation functions which result from the two different approaches is examined for a binomial distribution of bit-errors. We develop a semiempirical approach to the modeling of the dynamics of the RCAM.     

二层非耦合汉明联想存储器的分析及实现

二层非耦合汉明联想存储器是一种新型的联想存储器.它既具有基本汉明联想存储器容量大,容错性好的优点,同时又克服了基本汉明联想存储器回收慢,硬件难以实现的缺点.整个二层非耦合汉明联想存储器的硬件实现是基于FPGA的设计.它的非耦合结构使得硬件得以实现,并提高了执行效率,本文就上述讨论进行了分析,并给出了具体实现.     

基于压缩Trie树的以太网地址查找结构

介绍了一种基于hash表和压缩trie树的查找与更新方法,每个hash桶中的4个地址节点按照trie树的方式组织,并压缩成一个25位字。基于FPGA实现时查找速度为133MSPS,IXP1200的一个微引擎每秒可完成1M次转发表更新。与采用片上嵌入式存储器的以太网交换芯片相比,查找过程可以减少一半的存储器访问带宽,转发表可放置到大容量片外存储器中,从而减少交换芯片面积和成本,显著降低hash表的冲突率。