芯片尺寸封装工艺技术

芯片尺寸封装(CSP)技术是近年来发展最为迅速的微电子封装技术之一。文章介绍了目前出现的四类CSP结构形式，分析了每种结构的工艺技术特点及其制作方法。     

电气互联技术的现状及发展趋势

简要介绍了国外电气互联技术的现状，从电路可制造性设计、堆叠装配、FPC组装设计与工艺、PCB可制造性分析及虚拟设计技术、微波电路互联结构及绿色清洗技术等7个方面分析了电气互联先进制造技术的发展方向。     

Zinc and Tin-Zinc Via-Filling for the Formation of Through-Silicon Vias in a System-in-Package

Microvias of 50 μm diameter in a Si chip were filled with Zn or Sn-Zn to form through-silicon vias by means of an electroplating/reflow process or a dipping method. In the case of the electroplating/reflow process, Zn was electroplated on a Cu seed layer in via holes, and a reflow was then performed to fill the via holes with the electroplated Zn. In the case of the dipping method, Zn via-filling and Sn-Zn via-filling were performed by dipping a via hole specimen into a molten bath of Zn or Sn-Zn. A filling pressure greater than 3 MPa during the via-filling is essential for ensuring that the via holes are completely filled with Zn or Sn-Zn and for preventing voids from being trapped in the vias. The melting temperature and electrical conductivity of the Sn-Zn alloys increases almost linearly with the content of Zn, implying that the thermal and electrical properties of the Sn-Zn vias can be easily controlled by varying the composition of the Sn-Zn vias. A chip-stack specimen was fabricated by flip-chip bonding of three chips with Zn vias.     

ULSI Cu互连CoSiN扩散阻挡薄膜的研究

CoSiN薄膜可以作为超大规模集成电路Cu布线互连材料使用。利用磁控溅射技术制备了CoSiN/Cu/CoSiN/SiO2/Si薄膜,利用四探针测试仪、薄膜测厚仪、原子力显微镜、X射线光电子能谱仪等来检测多层膜电阻率、薄膜厚度、表面形貌、元素含量及价态等。考察亚45 nm级工艺条件下CoSiN薄膜对Cu的扩散阻挡性能。实验结果表明,在氩气气氛条件下经500℃,30 min热退火处理后多层膜的电阻率和成分没有发生明显变化,CoSiN薄膜能够保持良好的铜扩散阻挡性能;经600℃,30 min热退火处理后,Cu大量出现在表面,CoSiN薄膜对Cu失去扩散阻挡性能。     

射频系统封装的发展现状和影响

电子产品小型化将进一步依赖微电子封装技术的进步.SiP（系统封装）所强调的是将一个尽可能完整的电子系统或子系统高密度地集成于单个封装体内,随着其技术的研究不断深入,封装规模不断扩大,其作用不断提升,它在射频领域中的应用特性也日趋突出,成为实现视频系统小型化、轻量化、高性能和高可靠的有效方法.针对当前RF SiP（射频系...     

具有多等位环的高压屏蔽新结构MER-LDMOS耐压分析

提出一种多等位环(multiple equipotential rings,MER)的高压屏蔽新结构MER-LDMOS,并解释了该结构的屏蔽机理,通过2D器件模拟验证了屏蔽机理的正确性.讨论了p-top剂量、等位环长度、等位环间距以及氧化层厚度对MER-LDMOS击穿电压的影响.结果表明MER-LDMOS突破常规LDMOS高压屏蔽的能力,击穿电压较常规LDMOS提高一倍以上;同时,该结构具有工艺简单、工艺容差大、反向泄漏电流小等优点,为高压集成电路中高压屏蔽的问题提供了一种新的解决方案.     

具有多等位环的高压屏蔽新结构MER-LDMOS耐压分析

提出一种多等位环(multiple equipotential rings,MER)的高压屏蔽新结构MER-LDMOS,并解释了该结构的屏蔽机理,通过2D器件模拟验证了屏蔽机理的正确性.讨论了p-top剂量、等位环长度、等位环间距以及氧化层厚度对MER-LDMOS击穿电压的影响.结果表明MER-LDMOS突破常规LDMOS高压屏蔽的能力,击穿电压较常规LDMOS提高一倍以上;同时,该结构具有工艺简单、工艺容差大、反向泄漏电流小等优点,为高压集成电路中高压屏蔽的问题提供了一种新的解决方案.     

用于3D封装的带TSV的超薄芯片新型制作方法

提出了一种应用于3D封装的带有硅通孔(TSV)的超薄芯片的制作方法。具体方法为通过刻蚀对硅晶圆打孔和局部减薄,然后进行表面微加工,最后从硅晶圆上分离出超薄芯片。利用两种不同的工艺实现了TSV的制作和硅晶圆局部减薄,一种是利用深反应离子刻蚀(DRIE)依次打孔和背面减薄,另一种是先利用KOH溶液湿法腐蚀局部减薄,再利用DRIE刻蚀打孔。通过实验优化了KOH和异丙醇(IPA)的质量分数分别为40%和10%。这种方法的优点在于制作出的超薄芯片翘曲度相较于CMP减薄的小,而且两个表面都可以进行表面微加工,使集成度提高。利用这种方法已经在实验室制作出了厚50μm的带TSV的超薄芯片,表面粗糙度达到0.02μm,并无孔洞地电镀填满TSV,然后在两面都制作了凸点,在表面进行了光刻、溅射和剥离等表面微加工工艺。实验结果证实了该方法的可行性。     

系统级封装的S频段射频收发模块研制

研制了一种小体积的S频段射频收发系统级封装( SIP)模块,内部集成了基于多种工艺的器件。模块接收通道一次变频,发射通道二次变频,内部集成中频和射频本振信号源。模块采用双腔结构,不同腔体之间通过绝缘子进行垂直互连,大大减小了模块体积,模块体积为40 mm×40 mm×10 mm。模块采用正向设计,其主要指标的测试结果为：接收通道动态范围-100~-40 dBm,输出信号0~2 dBm,噪声系数小于等于2.8 dB,带外抑制大于等于50 dBc;发射通道输出信号大于等于2 dBm,二次、三次谐波抑制大于等于60 dBc,杂波抑制大于等于55 dBc,相位噪声在1 kHz和10 kHz处分别小于等于-82 dBc/Hz和-91 dBc/Hz。实测结果与仿真结果基本一致。     

Design of Solder Joint Structure for Flip Chip Package with an Optimized Shear Test Method

The structure of flip chip solder bumps was optimized in terms of shear height and shear speed using a shear test method with both experimental investigation and nonlinear, three-dimensional, finite element analysis being conducted. A representative, Pb-free solder composition, Sn-3.0Ag-0.5Cu, was used to optimize the shear test of the flip chip solder joints. Increasing the shear height, at a fixed shear speed, decreased the shear force, as did decreasing the shear speed, at a fixed shear height. These experimental and computational results supported the recommendation of low shear height and low shear speed condition for the shear testing of flip chip solder bumps. This optimized shear test method was applied to investigate the effect of various heights of mini bumps on the shear force of the solder joints. The shear force increased with increasing Ni-P mini bump height.     

45 nm芯片铜互连结构低k介质层热应力分析

采用铜互连工艺的先进芯片在封装过程中,铜互连结构中比较脆弱的低介电常数(k)介质层,容易因受到较高的热机械应力而发生失效破坏,出现芯片封装交互作用(CPI)影响问题.采用有限元子模型的方法,整体模型中引入等效层简化微小结构,对45 nm工艺芯片进行三维热应力分析.用该方法研究了芯片在倒装回流焊过程中,聚酰亚胺(PI)开口、铜柱直径、焊料高度和Ni层厚度对芯片Cu/低κ互连结构低κ介质层应力的影响.分析结果显示,互连结构中间层中低κ介质受到的应力较大,易出现失效,与报道的实验结果一致;上述四个因素对芯片低κ介质中应力影响程度的排序为:焊料高度＞PI开口＞铜柱直径＞Ni层厚度.     

硅通孔中含有加速剂的电镀铜仿真

Filling high aspect ratio through silicon vias(TSVs) without voids and seams by copper plating is one of the technical challenges for 3D integration. Bottom-up copper plating is an effective solution for TSV filling. In this paper, a new numerical model was developed to simulate the electrochemical deposition(ECD) process, and the influence of an accelerator in the electrolyte was investigated. The arbitrary Lagrange-Eulerian(ALE) method for solving moving boundaries in the finite element method(FEM) was used to simulate the electrochemical process. In the model, diffusion coefficient and adsorption coefficient were considered, and then the time-resolved evolution of electroplating profiles was simulated with ion concentration distribution and the electric current density.     

电机学多媒体课件的体系结构和知识表示方法

电机学多媒体辅助教学课件覆盖了一般《电机学》、《电机与拖动》等教材中的典型重点难点问题。这些问题多涉及到空间结构、电磁量的时空分布以及饱和、谐波等。本文以交流电机的脉振磁场和旋转磁场为例．介绍如何实现对知识结构的描述．如何利用三维动画模拟及人机交互等技术并适当结合有限元等数值仿真技术．将内涵的知识结构和界面的美感紧密结合。课件具有激发兴趣、易于理解、易于记忆和便于应用这种综合的效果。     

面向21世纪自动化专业智能控制教材体系的研究

本文对近20年来智能控制技术作了简要回顾,并结合自动化专业本科生教学的需要,提出智能控制技术教学的必要性。最后就适合短学时教材要求的本科学生学习智能技术教材的体系结构进行讨论。     

"十五"国家级规划教材《电工电子学》的体系和特色

高等教育“十五”国家级规划教材《电工电子学》一书采用了模块化的全新教学体系，本文详细介绍了该教材教学模块的设计思想和模块内的基础内容，应用内容及时新内容的安排，并阐述了教材的特点和使用情况。