扩频接收机中数字匹配滤波器的FPGA实现

扩频接收机需要完成快速复杂的信号处理,数字匹配滤波器能方便实现扩频信号的解扩处理,是扩频接收机的核心部分。利用FPGA的高速并行处理能力和全硬件实现的特点,采用VHDL与原理图相结合,完成了扩频接收机中数字匹配滤波器的软件仿真和硬件电路设计。测试结果表明,电路工作稳定可靠,提高了处理速度,减少了硬件延时。     

基于FPGA的扩频接收机中数字匹配滤波器的设计

本文在分析匹配滤波器的工作原理及制约数字匹配滤波器性能的主要参数后,在文献[5]所给出折叠匹配滤波器的基础上设计了一种改进的折叠匹配滤波器结构,该结构具有更好的可实现性和更少的FPGA资源消耗。该设计已经应用于某型号中频数字化直接序列扩频接收机中,并取得了满意的效果。     

高动态扩频接收机中数字匹配滤波器的FPGA设计

本文介绍了一种高动态扩频数字接收机中数字匹配滤波器的原理和其基于FPGA的实现方法。改进的数字匹配滤波器的资源消耗仅为折叠匹配滤波器的一半,本文提出的方法适用于高动态环境下扩频信号的长伪码快速捕获。     

扩频数字接收机匹配滤波器的设计与实现

介绍了扩频数字接收机中利用匹配滤波器捕获伪码的原理。就某型号接收机对匹配滤波器的原理进行了理论分析．给出了在FPGA中匹配滤波器的软、硬件设计与算法实现。通过对设计电路的实时仿真表明：该匹配滤波器具有设计合理、捕获精度高、使用灵活方便等特点，可应用于其他扩频系统的数字接收机中。     

数字匹配滤波器的EDA设计与实现

在无线电台通带内传输直扩信号时解扩是关键技术之一。提出了一种利用数字匹配滤波器进行基带解扩的方案,论述了数字匹配滤波器解扩的基本工作原理和实现方法,给出了基于EDA软件MAX＋plusⅡ设计的数字匹配滤波器芯核顶层电路,其中伪随机码为32位平衡GOLD码。对码片速率为9600chip／s的基带扩频信号解扩的仿真结果表明,该方案正确可行,并最终实现了用于基带解扩的数字匹配滤波器ASIC。     

数字匹配滤波器的优化设计与FPGA实现

介绍在直接序列扩频通信中应用数字匹配滤波器实现m序列同步,分析其具体结构,详细讨论了其基于FPGA(现场可编程门阵列)的性能优化.结果表明,数字匹配滤波器用FPGA实现时,能够大大减少资源占用,并提高工作效率.     

DS-SS数字匹配滤波器原理及实现方法

讨论了用于直接序列扩频数字匹配滤波器(DMF)的结构和基本原理,以及采用FPGA和DSP实现的有关技术问题。     

非相干扩频捕获的匹配滤波器参数分析

在直接序列扩频传输系统中,接收端通常利用匹配滤波器实现扩频信号的初始捕获,扩频码同步时匹配滤波器的输出信噪比是决定捕获性能的一个重要因素。针对非相干直接序列扩频信号,通过理论推导和仿真验证得到了匹配滤波器输出信噪比与载波频差、扩频比以及匹配滤波器参数之间的关系,该结论可以为匹配滤波器的设计提供依据。     

可变长度的数字匹配滤波器的原理与设计

数字匹配滤波器具有很强的信号自理能力，是通信系统中常用的一种部件。文中介绍可变长度的通用数字匹配滤波器的原理与设计。     

DS/CDMA通信中匹配滤波器的FPGA设计

匹配滤波器因具有大的时间带宽积而在扩频和CDMA通信中受到极大重视，不仅作为快速捕获和RAKE分集等传统技术的最佳方案，而且在多用户检测、智能天线、多速率甚至是软切换等方面也都能发挥其优势；对匹配滤波器捕获的基本原理进行了研究并着重讨论了其多种FPGA实现结构。     

Chirp-UWB系统匹配滤波解调接收机的设计与实现

Chirp-UWB通信系统具有低功率谱密度、强抗干扰能力、易同步实现、远距离通信以及高的测距精度等优点,因而获得研究人员的广泛关注和研究.Chirp-UWB通信系统获得这些优良特性的关键之一是接收机采用匹配滤波解调技术实现.利用MATLAB/Simulink仿真平台,对匹配滤波解调的Chirp-BOK UWB通信系统进行了建模,构建的系统模型参数修改方便、实时性强.改变信道参数,能够检验系统在不同信噪比条件下的接收机的解调性能,为接收机硬件电路设计提供理论依据与参考,极大地减少了硬件电路设计和实验过程的盲目性.     

盲匹配滤波接收机中的一种改进方法

将零逼近和最小均方估计算法运用于盲匹配滤波接收机(MFR)中，并对这两种算法所得到的比特误码率(BER)作了仿真比较。在噪声存在时，使用常系数算法(CMA)对信道进行估计的效果变差；为此，改用了最大似然序列估计算法(MLSE)并对匹配滤波器(MF系数进行了修正，同时使用Matlab进行了仿真，仿真结果表明：MLSE方法在低信噪比时使接收机表现出良好的性能。     

地面数字电视接收机PN匹配滤波器的FPGA实现

针对在FPGA中实现国标地面数字电视接收机的需要,介绍了PN数字匹配滤波器的传统实现方式及其转置结构,针对其资源利用的不足提出并实现了一种基于片内RAM的设计方案,有效地降低了PN相关模块的资源占用率.     

并行数字匹配滤波器的设计

介绍了匹配滤波器原理,分析了匹配滤波并行处理的算法,提出了一种适合高速处理的并行数字匹配滤波器的设计方法。使用Matlab软件进行了仿真,根据仿真结果证明了此设计方法可行。给出了利用可编程门阵列(Field-Programmable Gate Array,FPGA)实现16阶高速并行数字匹配滤波器的方案,指出了实现的要点。在系统中进行了性能测试,结果表明,采用该并行处理算法实现的数字匹配滤波器适合高速信号处理。     

一体化接收中基于子带处理的匹配滤波算法

研究了雷达与雷达对抗侦察一体化接收中的雷达回波接收问题,针对雷达与雷达对抗侦察一体化接收结构,提出了一种基于子带处理的匹配滤波算法。该算法将雷达发射信号波形通过分析滤波器组得到相应的子带匹配滤波器系数,实现了雷达回波匹配滤波的子带处理,解决了雷达带宽大于子带带宽时雷达回波匹配滤波的问题。从而使得雷达带宽不受一体化接收中...     

基于CPLD 的IIR 滤波器的实现

本文介绍了IIR滤波器的硬件实现技术，结合复杂可编程逻辑器件CPLD提出了实现IIR滤波器硬件电路的方案，给出了采用VHDL硬件描述语言设计的IIR陷波滤波器电路实例。最后将设计配置到ALTERA公司的ACEX 1K系列芯片之中，并放入实际的电路中，以验证其滤波性能。     

基于高速单片机的GPS接收系统设计

为了得到满足工程需求的高精度GPS信息接收系统,文中提出了基于GPS接收模块的系统设计方案,利用功能强大的高速C8051F120单片机作为主控制器,对基于NMEA-0813协议的GPS数据信息进行解析、提取和LCD液晶显示以及利用GPS秒脉冲同步触发的串行通信;同时,利用EPM570T144型号CPLD（复杂可编程逻辑器件）实现基于GPS秒脉冲的同步时钟多路输出等功能。给出了硬件电路设计原理图和C语言的软件思想流程图、CPLD程序框图,通过设计成功实现了预期目标．     

声呐浮标测试系统设计与实现

声呐浮标测试系统能够模拟水下声信号,用以检测声呐浮标的工作状态和性能.该设备能够辅助浮标的设计者和维护者进行系统的测试和维护.声呐浮标测试系统是基于计算机平台设计,按照浮标的数传格式模拟水下声数据,通过PCI总线,FIFO,CPLD,单片机完成数据的格式化与传输.基于浮标测试系统的设计指标,给出了系统的方案设计和仿真结果.讨论了设计中的关键技术和工程化中的关键问题.通过系统调试,验证了设计的可靠性和可扩展性.