系统级CMOS电路的低功耗设计

随着集成电路规模的增大和工作频率的提高，功耗已经成为面积和性能之外的主要设计目标。低功耗设计可以在不同的设计层次进行考虑，早期的设计确定了系统的构架，对功耗的影响最大，因此本文重点探讨了RTL级和系统级的低功耗设计，具体的途径有：实行有效的功耗管理；采用并行处理和流水线结构；采用分布式的数据处理结构以及用专用电路代替可编程处理器。     

基于标准单元替换的功耗优化方法研究

集成电路设计工艺的不断提升在带来更高性能的同时也造成了功耗过高的问题,如何兼顾高性能与低功耗成为当前高性能超大规模集成电路设计需要解决的关键问题,标准单元替换是一种有效的降低功耗的方法.首先比较了2种不同的标准单元替换策略,然后通过实验分析了不同策略的功耗优化效果以及对性能的影响,最后提出了合适的标准单元替换策略来优化...     

SoC系统的低功耗设计

功耗问题正日益变成VLSI系统实现的一个限制因素。对便携式应用来说,其主要原因在于电池寿命,对固定应用则在于最高工作温度。由于电子系统设计的复杂度在日益提高,导致系统的功耗变得越来越重要,因此,低功耗设计技术应运而生。本文首先分析CMOS集成电路的功耗物理组成,得到其主要功耗成分。其次,以该主要功耗成分数学表达式为依据,突出实现SoC低功耗设计的各种级别层次的不同方法。     

后摩尔时代集成电路的新器件技术

随着大规模集成电路(IC)技术的持续发展,来自短沟效应、量子隧穿以及寄生效应等问题的挑战使得传统微电子器件技术越来越难以满足IC技术持续推进的要求,特别是日益严峻的能耗问题已经成为延续摩尔定律的最大瓶颈,在后摩尔时代采用新器件技术成为必然.面向不同集成电路应用如何发展适合未来微电子产业需求的纳米尺度新器件成为当前热点问题.本文结合新结构器件、新原理器件和新材料的引入介绍适于大规模集成的纳米尺度新器件技术,包括FinFET器件、超薄体SOI器件、准SOI器件、多栅/围栅硅纳米线器件、超陡亚阈摆幅器件、高迁移率沟道器件等,分析相关器件优势、存在问题、可能解决方案及应用前景等,并讨论后摩尔时代新器件技术路线图,给出相关预测.     

微处理器的低功耗芯片设计技术

随着半导体工艺的飞速发展和芯片工作频率的提高,功耗已经成为深亚微米集成电路设计中的一个重要考虑因素.本文介绍了低功耗微处理器的研究现状,讨论了几种常用的微处理器低功耗设计技术.最后,对今后低功耗微处理器设计的研究方向进行了展望.     

深亚微米集成电路静态功耗的优化

随着工艺的发展,器件阈值电压的降低,导致静态功耗呈指数形式增长.进入深亚微米工艺后,静态功耗开始和动态功耗相抗衡,已成为低功耗设计一个不可忽视的因素.针对近年来提出的各种降低静态功耗的设计方法,本文进行了总结.对源极反偏法、双阈值法、变阈值法、多阈值法的原理和应用进行了分析和说明,并通过对各种方法的优缺点进行比较,旨在为集成电路设计人员提供减小静态功耗方面的设计思路和努力方向.     

芯片功耗与工艺参数变化:下一代集成电路设计的两大挑战

目前Intel、AMD、IBM等国际著名厂商均将其集成电路生产工艺全面转入65nm制程,对于以高性能为目标的高端芯片设计,受到了来自成本、设计与测试复杂性等方面的诸多挑战.文中主要论述了其中两个重要而具体的挑战:高功耗和日益显著的工艺参数变化(process variation).首先分析了纳米工艺下芯片功耗的组成、高功耗的诸多危害和目前主要的低功耗设计方法;然后分析了工艺参数变化的组成,较大工艺参数变化对电路设计的影响以及电路性能分析、功耗分析和低功耗设计的统计式算法;最后结合笔者的研究工作,简单地对下一代集成电路设计的相关研究热点进行预测.     

低功耗CMOS电路的设计

ＣＭＯＳ电路功耗主要由动态功耗决定。笔者较详细地分析了影响功耗的主要因素，并着重介绍了低功耗器件的设计方法。     

FPGA的功耗概念与低功耗设计研究

随着半导体工艺的飞速发展和芯片工作频率的提高,芯片的功耗迅速增加,而功耗增加又导致芯片发热量的增大和可靠性的下降。因此,功耗已经成为深亚微米集成电路设计中的一个重要考虑因素。本文围绕FPGA功率损耗的组成和产生原理,从静态功耗、动态功耗两大方面出发,分析了影响FPGA功率耗散的各种因素,并通过Actel产品中一款低功耗的FPGA进一步进行说明。最后提出了在FPGA低功耗设计中的一些问题。     

深亚微米集成电路静态功耗的优化

随着工艺的发展,器件阈值电压的降低,导致静态功耗呈指数形式增长。进入深亚微米工艺后,静态功耗开始和动态功耗相抗衡,已成为低功耗设计一个不可忽视的因素。针对近年来提出的各种降低静态功耗的设计方法,本文进行了总结。对源极反偏法、双阈值法、变阈值法、多阈值法的原理和应用进行了分析和说明,并通过对各种方法的优缺点进行比较,旨在为集成电路设计人员提供减小静态功耗方面的设计思路和努力方向。     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

浅谈SOC的低功耗设计

集成电路不断发展,SOC已经成为电子系统设计的主流,但是SOC的功耗问题仍是研究的关键问题。本文从最简单的方面叙述了SOC的低功耗设计,并且在文章中给出了一些新的方法和改进。     

超低功耗电子电路系统设计原则

立足于CMOS集成电路的功耗分析,指出了超低功耗电子电路设计中必须遵循的几项原则,分别说明了硬件和软件设计中应该注意的几个问题。指出以新型超低功耗IC为基础的便携式仪表将面临一个快速发展的时期。     

片上系统设计方法和低功耗设计

对片上系统的设计方法进行了分析与探讨,给出了目前比较适用的SOC低功耗设计 方法和一种新的SOC低功耗设计流程。对影响片上系统功耗的因素进行了深入分析,在此基础上从 不同的层次讨论了SOC系统较为有效的低功耗设计技术,通过对这些不同层次低功耗设计技术的 比较,指明了SOC系统低功耗设计的发展方向。     

基于标准单元的低功耗FIR数字滤波器VLSI实现

功耗与硅面积一样已成为芯片设计中的关键问题，尤其是在数字信号处理集成电路设计中。基于标准单元的VLSI设计是实现数字信号处理模块芯片或模块的重要方法。该文提出了一种基于标准单元的低功耗FIR滤波器多层次设计方案，其中体系结构层次采用多层流水线策略，逻辑层次将加法集成到部分积压缩中，在电路层次采用最小器件，从而在最大限度减少面积的同时降低了FIR的功耗。根据实际需求，该设计方案易于扩展和变换，可灵活应用到其它类似的滤波器设计中。实现结果表明在TSMC0.25标准单元库下FIR的功耗最多可降低20％以上。     

基于65nm工艺的SOC物理设计中的关键技术研究

随工艺的演进,集成电路发展已经进入超深亚微米阶段,芯片的成本、性能、功耗、信号完整性等问题将成为制约SOC芯片设计的关键问题。文章基于65GP工艺的实际项目模块级物理设计,在现超深亚微米下,对芯片的低功耗、congestion、信号完整性等后端物理设计等关键问题进行了细致研究,并提出了一些新方法和新思想,从而提高了signoff的文付质量,完成了tapeout要求。     

基于CMOS功耗特性的隐性脉冲触发器设计研究

由于集成电路信号频率不断升高,尺寸不断缩小,给电路功耗控制带来严峻挑战,触发器作为主要组件,是控制功耗增加的关键要素,因此,设计了一种低功耗隐性脉冲触发器.为尽可能降低触发器功耗,针对其电路的核心功率器件CMOS进行功耗特性分析,计算各种工作状态下的功耗影响关系,给触发器设计时的功耗规避提供参考.在考虑功耗指标的同时,...     

14 nm工艺下基于CUPF的数字IC低功耗物理设计

随着集成电路生产工艺的迅速发展,功耗作为芯片质量的重要衡量标准引起了国内外学者越来越多的重视和研究。当晶体管的特征尺寸减小到纳米级时,其泄露电流的增加、工作频率的提高和晶体管门数的攀升极大提高了芯片的功耗。同时,传统的基于UPF(Unified Power Format)的低功耗设计流程存在着效率低、可修复性差等缺点。针对以上问题,以14 nm工艺下数字芯片fch_sata_t模块为例,简要介绍了全新的基于CUPF(Constant UPF)的低功耗物理设计流程,利用门控电源和多电源电压等技术对芯片进行低功耗设计。最终,通过Synopsys旗下PrimetimePX提供功耗分析结果,证明了芯片功耗满足设计要求。     

微电子技术的发展趋势与展望

本文叙述了世界微电子技术和集成电路的芯片工艺、设计及封装技术 ,对今后可能出现或将成为主流产品的微电子器件作了分析与展望。最后浅析了我国微电子技术及集成电路的发展对策     

基于扫描的低测试功耗结构设计

在集成电路设计中,面积、功耗和可测性是3个最为重要的优化指标,测试成本正随着集成电路规模的不断增大而提高,因此在设计中加入可测性设计的考虑已成为共识,基于扫描的可测性设计方法是目前应用最广泛的方法之一,加入扫描结构可以大大提高电路系统的测试性能,但同时也会给系统的面积、性能、功耗等带来一些负面影响,提出一种考虑低功耗因素的可测性设计方法,计算数据显示,与传统扫描设计方法相比,这种方法在改善系统测试功耗方面具有突出的优势。