基于Verilog HDL的信号处理板卡中双向端口的设计

选用Xilinx的Virtex-4芯片和TI公司C6000的DSP-TMS320C6713,设计一个高速信号(采集)处理板,介绍了其系统构成和各模块的逻辑框图.应用Verilog HDL语言对双向端口进行了描述,同时给出仿真初始化双向端口的方法.     

基于Verilog-HDL描述的多用途步进电机控制芯片的设计

介绍了一种基于Verilog-HDL描述的多功能步进电机控制芯片的可综合方案，该方案可方便地构成两相双极或四相单极步进电机的控制系统。外接元件极少，只需给定时钟、转向以及工作模式信号，就可使系统工作。该方案采用模块化设计，可扩展性好，为步进电机的低成本控制提供了一种新的思路和实现方法。     

基于FPGA和DDS的信号源设计

设计一种基于FPGA和直接数字频率合成(DDS)的信号源.介绍DDS的工作原理,采用基于1/4波形的存储器设计技术可提高系统的分辨率和降低FPGA资源的利用率,采用DAC0832作为D/A转换器.该系统设计通过验证,并给出多种验证波形.实践表明,该系统具有运行可靠,设计成本低廉与功能易扩展等特点,具有一定的实用价值.     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

基于FPGA技术全数字锁相环的设计与实现

锁相环器件的数字集成化,使它的应用范围日益拓宽。该文提出了基于FPGA可编程技术实现的全数字锁相环的一种设计方法。给出了实现方法和实验结果,通过仿真表明了该设计方法是成功有效的。     

边界扫描结构双向端口设计新方法

针对边界扫描结构设计中的双向端口,提出一种新颖的解决方法。该方法通过设计一个专用的双向边界扫描单元,实现对双向端口的可观及可控,克服了传统设计方法的许多缺陷。通过对四总线收发器(三态)74HC243IP核的双向管脚加载该双向边界扫描单元后进行仿真实验,结果表明,该方法简单可行,具有较大的实用价值。     

基于FPGA和DDS的信号源设计

设计一种基于FPGA和直接数字频率合成（DDS）的信号源。介绍DDS的工作原理,采用基于1／4波形的存储器设计技术可提高系统的分辨率和降低FPGA资源的利用率,采用DAC0832作为D／A转换器。该系统设计通过验证,并给出多种验证波形。实践表明,该系统具有运行可靠,设计成本低廉与功能易扩展等特点,具有一定的实用价值。     

基于FPGA的RS编码器的设计与实现

RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误.在现代通信领域越来越受到重视.文中介绍基于FleA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusII 5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值.     

CRC的FPGA设计与实现

面对通信系统设计中经常使用到的CRC校验,以CRC-CCITT权式为例,在分析了CRC原理的基础上给出了串行CRC-CCITT校验码产生和校验器的实现电路。整个电路最终在FPGA上得到了很好的实现。     

基于Verilog HDL语言的CAN总线控制器设计及验证

在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真,最后使用FPGA芯片对设计的CAN总线控制器验证,并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。     

基于Verilog语言的可预置加减计数器的设计

计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计,运用Verilog HDL语言设计出了一种同步的可预置加减计数器,该计数器可以根据控制信号分别实现加法计数和减法计数,从给定的预置位开始计数,并给出详细的VerilogHDL源代码。最后,设计出了激励代码对其进行仿真验证,实验结果证明该设计符合功能要求,可以实现预定的功能。     

基于Verilog HDL的UART IP的设计

通用异步接收发送器具有可编程性和高度兼容性,在嵌入式系统设计中得到了广泛的应用.介绍了一种利用Verilog HDL语言设计UART核心功能的方法,具体描述了发送、接收、同步FIFO以及波特率发生器模块的设计,最后给出了该核心模块的整体功能仿真和综合结果.结果表明该UART功能正确、稳定、可靠,可以很好地应用于异步通讯中.     

基于Verilog HDL设计的交通灯控制系统

Verilog HDL作为一种规范的硬件描述语言，被广泛应用于电路的设计中。他的设计描述可被不同的工具所支持，可用不同器件来实现。利用Verilog HDL语言自顶向下的设计方法设计交通灯控制系统，使其实现道路交通的正常运转，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Xilinx ISE6．02和ModelSim 5．6完成综合、仿真。此程序通过下栽到FPGA芯片后，可应用于实际的交通灯控制系统中。     

I2C总线接口协议设计及FPGA的实现

简单介绍了I2C总线规范和提出一种基于FAGA的I2C总线接口协议的设计方法，并给出了仿真结果。     

基于Verilog HDL的DDS设计与仿真

详细阐述利用QuartusⅡ实现DDS(直接数字频率合成器)模块的方法和步骤。首先分析DDS的设计原理,并对其进行系统建模,利用Verilog HDL实现设计并在开发环境下进行功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,其可以很方便地实现复杂的调频、调相和调幅功能。利用该方法实现的DDS模块具有更广泛的实际意义和更良好的实用性。     

基于Verilog HDL的ADC0809采样控制器设计

介绍了芯片ADC0809的工作原理和如何利用Verilog HDL硬件描述语言设计ADC0809采样控制电路，同时给出采样控制电路在Quartus Ⅱ4．0软件环境下的功能仿真波形，并通过Altera公司的CPLD器件EPIK30TC144—3和GW48EDA教学试验系统来实现A／D采样控制器。实践证明设计的电路能够稳定、可靠的工作。     

基于Verilog HDL双向端口的设计与实现

在数字系统的FPGA设计中经常用到双向端口,即同时具有输入/输出功能的端口,而Verilog HDL描述的双向端口在某些情况下不能被直接赋值使用。介绍了基于Verilog HDL双向端口的三种实现方法:使用“assign”语句、元件例化(module instantiate)、图形与文本混合设计,说明了设计过程,并给出了相关程序及仿真波形。仿真结果与测试结果一致,说明该实现双向端口的方法可行。     

PDP信号存储处理IP核的设计与VerilogHDL实现

介绍了等离子显示器的基本电路系统及寻址显示分离子场驱动方法,设计了一种具有伪轮廓消除功能的PDP信号存储处理IP核,作为PDP信号控制系统的核心部分,它具备通用的外部电路接口,有较强的可移植性和可复用性,稍加改动便可应用于不同类型和不同参数的PDP显示控制,缩短了设计周期。利用Verilog HDL语言中有限状态机和参数化设计思想对IP核进行了描述和设计,并在Xilinx公司的FPGA器件上实现了IP核的功能验证。