密码算法在同步数据触发体系结构上的实现

研究了同步数据触发体系结构(SDTA)在密码处理中的应用。SDTA是一种基于数据传输触发的体系结构,与传统的操作触发体系结构相比具有更好的灵活性。性能测试的结果表明密码算法和单向散列算法在SDTA结构上获得了较好的性能。     

SDTA：一种适合密码处理的处理器结构

提出一种基于同步数据触发结构(SDTA)的密码处理技术。利用SDTA的高并行、广谱适应和多态易用等特点,满足密码处理的高性能、强适应性和抗攻击性等要求。基于该结构的设计优化流程进行应用分析,得出瓶颈操作,通过设计相应的计算加速单元实现应用加速,且新单元可以方便地加入该结构内核中,从而减少处理器的设计时间。     

面向SDTA处理单元的一种功耗评估方法

本文针对同步数据传输体系结构(SDTA)处理单元提出了一种功耗评估方法。基于处理单元的结构抽象,结合SDTA特点,采取不同方法对各个子部件功耗分别进行评估。该方法不仅满足了精度要求,而且具有较好的灵活性与较高的工作效率,特别适应于专用指令集处理器的设计流程。实验表明,与PrimePower门级功耗评估工具的模拟结果比较,70%与90%的样本误差分别小于8.2%与10.8%,但评估效率提高了12000倍左右。     

同步数据触发体系结构中指令预取技术研究

同步数据触发体系结构SDTA将传统指令级并行细化到微操作级并行,具有较高的数据处理能力,但其特殊的指令格式及指令特性,给指令Cache访问带来了挑战。指令预取技术能够有效地降低指令Cache的访问失效率,增强处理器取指能力,提高性能。本文分析了SDTA指令集特性,提出了一种适合SDTA指令集特性的软硬件相结合的混合指令预取机制,采用硬件预取引擎和软件提示相结合进行预取。该方法能够有效地提高指令Cache命中率,且具有实现简单、无效预取率低、不会增加代码体积等特点。     

复杂化工流程的优化及在DOPS上的实现(Ⅱ)通用流程优化系统在DOPS上的实现

论述了在数据驱动的化工流程模拟系统ＤＯＰＳ上实现的通用复杂过程优化系统的结构，该系统结构灵活，易于实现大系统的优化。提出了一个通用优化目标函数，它由有关的物流、能流及单元模块参数线性组合而成，在系统中被自动描述出来。通过考核表明，本系统对生产实际过程的优化操作，创造最佳经济效益具有一定的指导意义。     

AES算法优化及其在ARM上的实现

为了提高高级加密标准（AES）算法在ARM上的执行效率,针对明文长度和密钥长度均为128位的AES算法,提出了一种在ARM上高效运行并且占用较少ROM空间的实现方案。S盒采用即时计算的方法生成,将列混合和逆列混合修改为针对32位字的操作,密钥扩展采用即时密钥扩展。在S3C2440处理器上实现的实验结果表明,AES算法的优化方案可以在ARM处理器上高效运行并占用了较少的ROM空间。该方案可以应用于存储空间较小的嵌入式系统中。     

Blowfish算法优化及其在WSN节点上的实现

Blowfish加解密算法由Bruce Schneier于1993年11月提出,快速、安全、简单等特点使该算法得到了广泛的应用。针对WSN节点内存空间小、执行能力有限等特点,对Blowfish算法进行研究,从多个方面对算法进行优化,提出一种在WSN节点上高效运行并且占用较少RAM空间的实现方案,通过数据对比分析优化算法的性能。在CC2530处理器上实现的结果表明,Blowfish算法的优化方案可在WSN节点上运行并且占用了较少的RAM空间。该方案也可应用于存储空间较小的嵌入式系统中。     

排序算法在龙芯3A上的优化实现

分析归并排序算法和快速排序算法,根据国产CPU龙芯3A的体系结构特性,提出2种优化算法并进行实现。综合利用访存特性,引入拷贝优化、循环展开、交换操作优化和不同基本排序混用等优化技术。测试结果表明,在不影响排序稳定性的前提下,与Glibc 2.11库中的排序函数相比,2种优化算法均能提升16.9%~90.5%的排序性能。     

对数函数ln(x)在SDTA指令集结构上的实现

SDTA指令集体系结构是一种基于传输触发的VLIW体系结构。本文结合SDTA指令集结构的特点,经过循环展开和循环化简、强度消弱、过程集成、机器方言和指令归并等指令调度优化技术,高效实现了自然对数函数ln(x)。实验结果表明,在Neuron处理器上,ln(x)不但数据精度高,而且运行周期数只有gcc3.2.2数学库中自然对数函数运行周期数的33%左右。     

AES算法在ARM核嵌入式系统上的优化实现

通过深入分析AES算法,提出一种一次性生成密钥扩展的高效AES算法实现方案。利用一个事先定义的T表存储列混合和字节替换,使MixColumns变成简单的查表而不是域乘。在S3C2440处理器上实现的实验结果表明,该方案提高了算法的运行速度,并可抵抗线形密码分析的攻击。     

基于指令Cache作废的多核处理器同步技术

共享存储多核处理器中“忙-等待”技术常用来实现锁或栅栏等同步操作,这些典型的同步机制通常受限于较长的同步延迟和资源竞争等问题,导致扩展性较差,且需要不时进行访存操作,影响正常存储器访问操作,加剧对存储系统的带宽需求。提出了一种用于同步数据触发结构多核处理器的基于指令Cache作废的同步技术,同步时作废将执行的指令Cache行导致取指失效,向L2 Cache发送取指请求,L2 Cache中设置相应的过滤机制,不服务不满足同步条件的处理器核的取指请求,使相应处理器核暂停,达到同步目的。测试表明,该方法在可扩展性和同步性能方面均具有一定的优势。     

MPSoC based on Transport Triggered Architecture for baseband processing of an LTE receiver

Wireless communication over LTE (long term evolution) brings several design challenges to industry and academia, due to its high throughput demand. Specially in the case of hand held mobile devices where the power budget is very limited and high throughput requires more computation power. On the other hand, the industry is struggling for flexible hardware solution, a Software Defined Radio (SDR), to amortize huge costs of hardware changes to suit the continued evolution in wireless standards. In this article, an MPSoC design has been presented for the baseband processing of a 20 MHz LTE system. Transport Triggered Architecture (TTA) has been preferred over conventional DSPs/VLIW architectures as processing element (PE) of MPSoC. Processing tasks are statically scheduled. Synchronization among the PEs is based on polling of a shared memory space. In addition an approach is presented to organize I/O buffer in such a way that the stalling probability of a PE should be reduced to exploit efficiently data and task level parallelism. The total power consumption by all the PEs synthesized on 130 nm technology at 200 MHz and 1.5 V is 105.04 mW. The total energy consumption to process one subframe including carrier recovery is 0.0767 mJ. Our study shows that TTA architecture brings several improvements in conventional SIMD/VLIW architectures. TTA as contrary to other run time designs has a guaranteed performance and lower energy consumption due to the fact that all the data dependency/independency issues are resolved at compile time. Further, it is also true due to the fact that TTA has a reduced register file (RF) traffic, number of RF ports and lower overall cycle count for a given task. To the best of author’s knowledge this article is among the first few published articles on LTE receiver implementation with published figures like time, frequency, power and perhaps the first article explaining further in detail about data access pattern to process an LTE subframe, memory organization, subsystem interconnection, and synchronization.     

一种基于传输触发架构的中值滤波处理器

针对中值滤波算法速度慢的缺点,设计了一款基于传输触发架构的专用处理器,使得中值滤波的速度得到了大幅度的提升。其中数据存取单元采用二维寻址方式,与通用处理器相比,寻址时减少了加法指令和乘法指令的使用,提高了数据存取速度;设计了专用排序功能单元,与通用处理器相比减少了比较和跳转指令的使用。仿真和验证结果表明,在图像中值滤波处理中,该处理器比传统RISC架构通用处理器的效率有较大的提高。     

数据广播传输体系结构研究

在有线电视网、卫星通信、无线广播等数字信道中,数据广播业务不仅是对因特网互连信息传输结构的一种补充,而且也将构成一种新型的信息传输方式,即“播存”结构。文章针对数据广播传输体系结构进行了一定的研究,对数据广播传输层次模型、传输实现、协议设计、信息组织导引等内容进行了探讨。     

一种新型同步发电机数据采集系统

本文介绍了一种新型同步发电机数据采集系统设计方案，硬件设计上使用了32位ARM微型处理器，采用具有DSP内核的能量专用计量芯片ADE7758代替普通AD转换芯片。其特点是数据采集速度快、实时性好、价格低。     

基于数据仓库的EIS数据管理体系结构

该文采用数据仓库的思想构建了EIS的数据管理体系结构,以满足EIS的数据分布性、格式多样性和结构复杂性的要求,克服了现有EIS响应速度低、可用性差等方面的缺陷。在该体系结构中,分别设置了硬信息获取、软信息挖掘模块和硬软信息集成、链接模块,并就实现的关键技术提出了解决方式。     

MARS算法和RC6算法分析

了入围AES第二轮的MARS算法和RC6算法，通过对这两个算法的研究和比较，分析分组加密算法设计特点和趋势，供研究者参考。