直线引导的Torus结构路由算法

为了提高片上网络在Torus拓扑结构下的路由通信效率,提出了一种基于直线引导思想的路由算法Tline。该路由算法将Torus拓扑结构的片上网络拓展为类似Mesh结构的坐标平面,以数据包的源节点和目的节点构成的直线为路由转发方向,并根据周围邻近节点的拥塞状况选择传输路径方向实现部分自适应路由。实验结果表明,与XY、OE路由算法相比,在热点流量模式下Tline路由算法具有较好的路由性能,且平均能耗降低约8%。     

Xmesh:一个mesh-like片上网络拓扑结构

针对片上网络(network on chip,简称NoC)的节点数量少、距离近、物理实现复杂度受到限制的特点,提出了一种新的Xmesh拓扑结构,并为该结构提出了XM路由算法.该结构在经典的mesh结构的基础上添加了两个对角线型的回边,缩短了节点间的距离,而且路由计算的复杂性不高,实现的复杂度基本没有增加.将Xmesh与经典的Mesh和Torus结构进行了理论分析比较,同时,在Popnet模拟器上基于均衡负载和热点负载两种负载模式进行性能比较.模拟结果表明,Xmesh平均延时不到Mesh结构的70%.对于均衡负载,当网络规模较小时,Xmesh的延时比Torus的更小;对于热点负载,当热点距离网络中心或者对角线比较近时,Xmesh的延时比Torus的小10%～30%.反之,其延时比Torus的大10%～30%.总的来说,Xmesh的性能与Torus比较接近,但其物理实现更为简单,Xmesh比Mesh结构的性能更好.     

SD:一种适用于基于mesh拓扑的片上网络路由算法

本文提出了一种确定性和适应性相结合的路由算法SD.sD路由算法相对于维序路由算法能更好的适应基于mesh拓扑的NoC中的热点或拥塞条件,而相对于完全适应性路由算法,SD路由算法在实现和成本上有很好的优势.实验结果表明,对于mesh拓扑的NoC,当网络出现拥塞或热点时,SD路由算法相对于维序路由算法有着明显的时延和吞吐等方面的性能优势.     

基于一种新网络拓扑结构的低功耗研究

随着芯片集成度的提高,片上网络(Network on Chip,NoC)是片上系统(System on Chip,SoC)发展的必然趋势,其中功耗成为限制性能提高的瓶颈.为了降低NoC的功耗,提出一种新的拓扑结构HMesh(Hexagon Mesh)及适用于该拓扑结构的HM路由算法,并对Mesh、Torus和HMesh结构的功耗进行了仿真实验.实验结果表明,在网络不发生拥塞时,HMesh结构的平均功耗比Mesh结构和Torus结构分别降低了12.9％和11.24％,更适合片上网络的构造.     

一种新型片上网络互连结构的仿真和实现

综合性能、硬件实现等方面考虑,提出一种基于片上网络的互连拓扑结构-层次化路由结构MLR(Multi-Layer Router).该结构通过层次化设计减小网络直径,具有良好的对称性和扩展性.网络建模仿真和硬件实现结果显示,在不同网络负载和不同IP核节点数的情况下,MLR与传统结构相比,在处理网络通信时,对于网络丢包率、通信延迟和网络吞吐量等网络性能参数均有最多50%-70%的提升;同时通过共享路由的方式,减少了超过20%的芯片面积和40%以上的动态功耗,有效降低了互连结构的硬件开销     

Torus连接Petersen图互连网络及路由算法

可扩展性和短直径是设计大规模并行计算机系统互连网络的两个重要因素.基于Petersen图的短直径和正规性和Torus拓扑结构的可扩展性,提出了一种新的互连网络拓扑结构,称为Torus连接Petersen图互连网络.该互连网络拓扑结构具有短直径、正规性、对称性和良好的扩展性.网络节点采用混合编码方法,使得路由算法设计简单.分别设计了基于混合编码的单播、广播路由算法.分析表明提出的互连网络具有较好的拓扑性质.     

一种改进的BFT型片上网络拓扑结构

针对片上网络(NoC)资源节点之间通信的局部性,提出改进的蝴蝶型胖树(BFT)拓扑结构XBFT及相应的路由算法.该结构在BFT结构的基础上改变边的连接关系,减少了路由节点数和物理连接链路数,理论分析表明,在64个IP核的NoC中,XBFT较BFT路由器数目减少了14.3％,物理链路数减少了10.7％,XBFT结构比BF...     

基于2D Mesh拓扑结构的NoC模拟器设计

片上网络模拟器的设计涉及到片上网络的拓扑结构、路由器结构、路由算法、性能分析等诸多方面.从NoC模拟器设计的角度,研究并讨论模拟器所采用的拓扑结构,路由器结构及数据包格式,介绍拓扑结构模拟、IP核模拟、路由模拟,并且用面向对象语言C++实现一个NoC模拟器系统.     

基于PRDT的16节点NoC路由算法

网络结构对于片上网络系统的性能和功耗发挥着重要作用，PRDT(2,1)有着较低的网络直径和平均距离、常数的节点度以及良好的可扩展性，这些特点使其非常适于NoC。为了提高小规模PRDT的路由性能，该文提出了一种binary路由算法，当网络规模不大于16时，该算法无须使用虚拟通道即可实现无死锁路由，通过增加少量虚拟通道，可改进为完全自适应路由算法。对所提出的路由算法与原有的向量路由算法进行仿真比较，结果显示binary算法在硬件成本较低的同时，性能更为优异，完全可以应用于基于PRDT的小规模NoC网络。     

基于2DMesh拓扑结构的NoC模拟器设计

片上网络模拟器的设计涉及到片上网络的拓扑结构、路由器结构、路由算法、性能分析等诸多方面。从NoC模拟器设计的角度,研究并讨论模拟器所采用的拓扑结构,路由器结构及数据包格式。介绍拓扑结构模拟、IP核模拟、路由模拟,并且用面向对象语言C＋＋实现一个NoC模拟器系统。     

基于拥塞控制的片上网络多播路由算法

为了满足片上网络日益丰富的应用要求,多播路由机制被应用到片上网络,以弥补传统单播通信方式的不足。以Mesh和Torus类的片上网络为例,分析了基于路径的3种多播路由算法(即XY路由、UpDown路由和SubPartition路由算法),并研究了相应的拥塞控制策略。通过模拟实验表明,多播较单播通信具有更小的平均传输延时和更高的网络吞吐量,且负载分配均匀;特别是SubPartition路由算法随着规模增大效果更加明显;提出的多播拥塞控制机制,能更有效地利用多播通信,提高片上网络的性能。     

Performance-driven assignment and mapping for reliable networks-on-chips

Network-on-chip （NoC） communication architectures present promising solutions for scalable communication requests in large system-on-chip （SoC） designs. Intellectual property （IP） core assignment and mapping are two key steps in NoC design, significantly affecting the quality of NoC systems. Both are NP-hard problems, so it is necessary to apply intelligent algorithms. In this paper, we propose improved intelligent algorithms for NoC assignment and mapping to overcome the draw-backs of traditional intelligent algorithms. The aim of our proposed algorithms is to minimize power consumption, time, area, and load balance. This work involves multiple conflicting objectives, so we combine multiple objective optimization with intelligent algorithms. In addition, we design a fault-tolerant routing algorithm and take account of reliability using comprehensive performance indices. The proposed algorithms were implemented on embedded system synthesis benchmarks suite （E3S）. Experimental results show the improved algorithms achieve good performance in NoC designs, with high reliability.     

基于NoC的图像采集系统设计

为了解决单核处理器系统的总线互连所带来的互连延迟、存储带宽和功耗极限等性能提升的瓶颈问题,设计了基于NoC系统的实时图像采集和处理系统。该系统采用FPGA实现图像采集模块、存储、JPEG编解码、资源节点、路由节点及VGA显示等功能。实验结果表明,在NoC系统上使用多核技术代替传统的单处理器,在提高系统并行性方面显示出了NoC的巨大优势。     

Performance evaluation of mesh-based NoCs: Implementation of a new architecture and routing algorithm

This paper presents the result of experiments conducted in mesh networks on different routing algorithms, traffic generation schemes and switching schemes. A new network on chip (NoC) topology based on partial interconnection of mesh network is proposed and a routing algorithm supporting the proposed architecture is developed. The proposed architecture is similar to standard mesh networks, where four extra bidirectional channels are added which remove the congestion and hotspots compared to standard mesh networks with fewer channels. Significant improvement in delay (60% reduction) and throughput (60% increase) was observed using the proposed network and routing when compared with the ideal mesh networks. An increase in number of channels makes the switches expensive and could increase the area and power consumption. However, the proposed network can be useful in high speed applications with some compromise on area and power.     

多优先级自适应片上网络路由算法设计

提出一种适用于二维网格结构的片上网络(NoC)路由算法,该算法具有自适应性与最短路径的特点.采用多种优先级对数据进行裁决并传输,能提高系统的吞吐量,降低网络延迟.通过采用NIRGAM仿真平台对算法进行仿真,在4×4网格结构下,与其他NoC路由算法进行性能对比,结果显示该算法在热点模式下具有优势.     

基于双维序路由策略的低能耗NoC网络分配

在片上网络(NoC)的网络分配与任务映射相配合的路径分配中,单维序路由策略会限制可行解空间。为此,提出一种基于双维序路由策略的网络分配方法。在路径分配步骤中采用双维序路由法,设计以带宽、延时和无死锁为约束条件、以降低动态及静态能耗为优化目标的遗传算法。实验结果表明,该方法可以扩大任务映射的可行解空间,求解最小所需带宽比单维序法平均减少6.3%,且在各种带宽场合时均能求得更低能耗解。     

面向应用的NoC带宽感知路由技术

片上互连网络是片上通信问题的有效解决方案,但存在严重的资源限制。标准拓扑结构难以满足应用的流量需求,同时还导致大量功耗和面积的开销。适用于通用系统的NoC设计难以满足面向服务质量可预测的互连。给出一种面向应用的带宽感知路由技术,针对具体的应用,首先使用基于遗传算法的映射技术获得IP核到网络节点的最佳映射,然后通过带宽感知的路由算法为网络中的每条数据传输生成最短路由,并通过虚信道静态分配保证该路由是无死锁的。为了减少路由表的硬件开销,还结合使用了路由表压缩的方法。仿真结果表明,所提出的路由技术与现有的路由算法相比,具有更好的时延性能。     

NoC低功耗技术研究综述

当前在高性能SoC设计中,功耗约束已成为NoC设计所面临的重要问题。本文着重阐述了NoC低功耗优化技术的相关内容,在分析现有NoC模拟器和功耗模型的基础上,从物理逻辑设计、软件编译优化、网络拓扑结构低功耗映射等方面评述了当前NoC低功耗关键技术。最后,对未来NoC低功耗技术研究的方向做出了预测。     

MoNoC: A monitored network on chip with path adaptation mechanism

Complex systems on chip containing dozens of processing resources with critical communication requirements usually rely on the use of networks on chip (NoCs) as communication infrastructure. NoCs provide significant advantages over simpler infrastructures such as shared busses or point to point communication, including higher scalability, more efficient energy management, higher bandwidth and lower average latency. Applications running on NoCs with more than 10% of bandwidth usage attest that the most significant portion of message latencies refers to buffered packets waiting to enter the NoC, whereas the latency portion that depends on the packet traversing the NoC is sometimes negligible. This work presents an adaptive routing architecture, named Monitored NoC (MoNoC), which is based on a traffic monitoring mechanism and the exchange of high priority control packets. This method enables to adapt paths by choosing less congested routes. Practical experiments show that the proposed path adaptation is a fast process, enabling to transmit packets with smaller latencies, up to 9 times smaller, by using non-congested NoC regions.