一种新型删信删余RS码译码器

针对传统Reed-Solomon (RS)码译码器不适合IEEE802.16d系统的RS码的译码问题，提出了一种新的可变速率删信删余RS码译码器优化设计结构.在编码器中，采用系数对称的生成多项式，减少了迦罗华域(GF)乘法器的个数.在译码器中，采用改变修正的欧几里德算法（MEA）中的初始条件来求解关键方程，并在传统删信RS码译码器的基础上, 设计了新的删信删余RS码译码器结构.在现场可编程门阵列((FPGA)芯片上实现和验证了该设计结构，同时针对IEEE802.16d系统中六种不同码型的RS码，分析了在给定工作时钟的条件下可以达到的最大译码吞吐率.结果表明，该译码器结构可以达到至少30Mbps的译码吞吐率，能够满足IEEE802.16d系统的要求.     

基于FPGA实现Viterbi译码器IP-Core的技术研究

提出一种基于FPGA实现Viterbi译码器的结构,利用该结构实现的Viterbi译码器具有通用性。在设计中充分利用FPGA的特点,使Viterbi译码器的译码速度得到提高,并且译码延时比较小。     

采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.     

存储紧缩性高速QC-LDPC译码器的FPGA实现

提出了一种高速部分并行准循环低密度奇偶校验码(quasi-cyclic low density parity check codes,QC-LDPC)译码器架构和该架构下的2种紧缩性存储策略,采用将多个相邻行的硬判决码字和外信息压缩到一个存储单元、硬判决待输出码字信息紧缩性存储及相对应的高速译码器架构,不仅减少了用于硬判决码字的存储块的数量,而且可以便于一个时钟周期内对多个数据同时进行访问并处理,从而提高了译码器的数据处理吞吐量。通过采用Xilinx XC4VLX160 FPGA实现CCSDS标准中的LDPC译码器验证了文中提出的这种紧缩性存储策略及其高速译码器架构可以有效地利用FPGA资源来实现高速译码器,实现结果显示该译码器在布局布线后时钟频率可以工作在250 MHz,译码器采用14次迭代,对应2 Gb/s的译码吞吐量。     

W-CDMA系统中维特比译码器的FPGA实现

W-CDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一,维特比译码器是被一种人们广泛采用的卷积编码的解码器;本文通过分析卷积编码及维特比译码的过程,介绍一种适合WCDMA系统中软判决维特比译码器实现的硬件结构。     

基于FPGA的空时编译码器实现

基于高速多输入多输出(Multi-input Multi-output,MIMO)系统中的空时编码技术,提出了一种能够在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现空时码编译码器的硬件实现方法,并给出了编译码过程中各步骤的实现过程。采用该方法设计的编译码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。仿真分析表明,硬件实现的性能与理论性能接近。     

基于FPGA的Golay码编译码器

短波信道中存在突发随机错误,为提高短波通信的可靠性,设计了一种基于FPGA的Golay码编译码器,用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成;译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源,编译码器采用了流水线方式与并行方式,并提高了系统时钟频率。该设计既有专用ASIC电路的快速性,又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

一个面积优化的高速RS(255,239)译码器VLSI设计

基于改进的Euclid算法,提出了一种仅含两个折叠计算单元的结构,并用三级流水线结构整体实现以提高吞吐率.将常规有限域乘法器转化到复合域中实现,降低了芯片的复杂性和关键路径延迟.以RS(255,239)为例,基于TSMC 0.18标准单元库的译码器电路规模约为20 614门,在相同纠错能力下,该结构相比较于传统的并行脉动阵列结构,其硬件复杂度可减少60%左右.     

基于DCME算法的RS(255,223)码的译码器实现

针对RS(255,223)译码问题的特点,研究了一种新的DCME译码方法.相比于其它修正的Euclid算法,具有无需计算阶数,只需经过2t个时钟周期就可以完成关键方程求解的特点,有效地减少了硬件资源的开销及时序控制的复杂度.以错16位的极限情况为例,完成了RS(255,223)译码器的FPGA实现,给出了译码过程中各步骤的仿真结果.采用此方法设计的RS(255,223)译码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点.     

低复杂度和低译码时延TPC迭代译码算法

现有的TPC串行迭代译码结构复杂度相对较高,译码时延较大,而低译码延时的Argon并行迭代译码结构则与串行结构相比有一定的性能损失。针对这些问题,本文提出了一种并行改进迭代译码结构。使用该改进并行迭代译码结构能够达到和串行结构相同的译码性能,并且译码时延降低为串行结构的一半。为了进一步降低译码复杂度和译码时延,在低可信度码元的搜索,候选码字欧氏距离的计算以及似然码字和竞争码字的搜索方面进一步作了优化。其中在欧氏距离的计算中采用格雷编码的测试图样,较大的减少了译码复杂度。最后完成了TPC译码并行改进结构的硬件实现,实测表明4次迭代的TPC译码器可以达到28Mbps的译码速度。     

一种多层前向神经网络译码器的实现

本文提出了一种源于汉明类多层前向神经网络分组码译码器。它不需要改变网络结构和参数,根据输入可完成硬判决、软判决和最小距离译码。该网络不存在漫长的学习过程。计算机模拟表明,在加性高斯噪声下,使用该神经网络可以达到最大似然译码。     

High Speed Versatile Reed-Solomon Decoder for Correcting Errors and Erasures

A new Chien search method for shortened Reed-Solomon(RS) code is proposed,based on this,a versatile RS decoder for correcting both errors and erasures is designed.Compared with the traditional RS decoder,the weighted coefficient of the Chien search method is calculated sequentially through the three pipelined stages of the decoder.And therefore,the computation of the errata locator polynomial and errata evaluator polynomial needs to be modified.The versatile RS decoder with minimum distance 21 has been synthesized in the Xilinx Virtex-Ⅱ series field programmable gate array(FPGA) xc2v1000-5 and is used by concatenated coding system for satellite communication.Results show that the maximum data processing rate can be up to 1.3 Gbit/s.     

利用介质膜进行OCDMA编／解码的研究

提出了一种利用介质膜实现光CDMA编／解码方案,研究了介质膜编／解码器的基本原理,给出了介质膜编／解码器结构。分析结果表明,所提出的介质膜编／解码器方案可以在全光水平上实现CDMA编／解码,突破光电转换的瓶颈,同时容易实现光CDMA编／解码器的光集成化。     

一种嵌入式MPU指令译码器设计

针对与Intel系列微处理器兼容的嵌入式微处理器单元（MPU），讨论其译码器的设计问题。通过分析比较两种可行的读入方案，择优选用了在状态机控制下的指令读入机制，并设计了具有8个状态的状态机来控制指令读入，实现了复杂指令简单化的目的。采用表格技术将译码器与微程序的设计分离。译码器位于MPU指令流水线的中部，其输出队列的长度影响MPU的性能，中近似采用M／M／1／K排队系统的分析方法，确定了输出队列长度。译码器MPU的其它部分联调完成后，使用具有实际意义的应用程序进行测试的结果表明，该译码器的设计是合理有效的。     

一种改进的高速Reed-Solomon译码算法及其FPGA实现

对欧几里得译码算法做了进一步的改进．根据新算法在解关键方程模块中采用了新颖的迭代流水线结构以提高电路工怍速度、减小电路面积，设计了高速Reed—Solomon译码器．设计的流水线全并行有限域乘法器，有效解决了传统译码器的速度性能瓶颈．在新的译码器架构基础上，设计了译码器的门级电路，用Xilinx的VirtexⅡ XC2V1000进行了实现和仿真。获得了理想的成果．     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB—s2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC（LowDensityParityCheckCode）码译码器的硬件结构。利用校验矩阵周期特性,以16200bit码长和0．6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24004个逻辑单元,6437个寄存器和448594bit的RAM,吞吐率达到289Mbit／s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。     

Small-Scale CMOS Pseudo SRAM Module Design

An approach to design small scale CMOS static random access memory (SRAM) is proposed. The design of address decoder, memory cell, and the layout are included. This approach adopts flip-flop array structure.The flip-flops are used as the storage cells and they are stacked to form the whole SRAM module. The word select bit is generated from the address decoder. And one word at a time is selected for reading or writing. The design of the memory core‘s layout is also discussed since it should be optimized to save area and also should be convenient for realization. It‘s a full-custom layout. The address decoder is composed of combinational logic circuit and its layout is also designed as a full-custom layout. With all these modules, the integral structure of the SRAM is cartied out.     

RS码的一种简化译码方法

提出了以解有限域二次方程为基础的简化译码方法,与常规ＲＳ译码器比较,该方法提高了译码速度并简化了译码器的结构。     

频域相位光码分多址系统性能的研究

研究了频域相位编解码光码分多址系统的性能。推导了在码位误差时系统误码率的数学公式。分析了在光功率,码位误差,码长,单极码和双极码情况下对OCDMA系统性能的影响。仿真结果表明:比较高的光功率、较长码字有利于改善系统性能,系统随码位误差增大而对系统影响愈大,双极性系统性能明显优于单极性OCDMA系统。