一种应用于流水线ADC的自适应后台校正技术

流水线模数转换器(Pipeline ADC)是一种应用广泛的模数转换器结构,可以同时实现高速和高精度性能。然而电路的非理想性严重制约着流水线ADC的性能。提出了一种自适应数字技术,通过使用低速但准确的ADC作为基准,与待校正的流水线ADC并联,并将两者的数字输出的差值送入数字自适应滤波器中进行处理,使流水线ADC的输出不断逼近低速但准确的ADC输出,从而达到数字校正的目的。仿真结果表明,这种方法可以有效去除包括电容失配、有限运放增益、运放失调在内的误差。     

一种基于扰动的SAR ADC数字校准算法

为了减少分段式电容阵列ADC中分段电容引起的电容失配效应对转换精度的影响,采用最小均方根(LMS)迭代方法,实现了一种基于扰动的逐次逼近型(SAR)ADC数字前台校准算法。对同一个模拟输入信号先后加入作为扰动的模拟失调电压+Δd和-Δd,依次进行量化。使用LMS对两次量化结果进行加权迭代,得到最佳权重,实现了对ADC的校准。针对电容失配效应、寄生电容效应的影响,搭建了14位SAR ADC数模混合仿真验证系统。仿真结果表明,该校准算法将系统的无杂散动态范围(SFDR)从62.6 dB提升到87.7 dB。     

适用于两级流水线逐次逼近型模数转换器的LMS校准算法（英文）

提出了适用于两级流水线逐次逼近型模数转换器的一种基于最小均方(LMS)算法的数字域校准方法。在对该模数转换器结构中误差来源详尽分析之后,提出的校准算法将各种误差来源视为一些未知的参数,通过注入扰动信号来估计这些未知参数。所提出的校准算法通过一个14位两级流水线逐次逼近型模数转换器的MATLAB的行为级建模得到验证。在满摆幅2.4Vpp、输入信号2Vpp的情况下,蒙特卡洛仿真结果表明校准之后的SNDR值为83.84dB。     

一种基于电压窗口技术的超低功耗SAR ADC

本文提出了一种应用于生物医学的超低功耗逐次逼近型模数转换器(SAR ADC).针对SAR ADC主要模块进行超低功耗设计.数模转换(DAC)电路采用vcm-based以及分段电容阵列结构来减小其总电容,从而降低了DAC功耗.同时提出了电压窗口的方法在不降低比较器精度的情况下减小其功耗.此外,采用堆栈以及多阈值晶体管结构来减小低频下的漏电流.在55nm工艺下进行设计和仿真,在0.6V电源电压以及l0kS/s的采样频率下,ADC的信噪失真比(SNDR)为73.3dB,总功耗为432nW,品质因数(FOM)为11.4fJ/Conv.     

一种前后台结合的SAR ADC的校准算法

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准后ADC的ENOB平均值从10.59 bit提高到13.79 bit。SFDR平均值从71.33 dB提高到112.93 dB,DNL最大值的平均值从1.88 LSB提高到0.97 LSB。INL最大值的平均值从8.01 LSB提高到0.88 LSB。     

一种用于数字PFC的嵌入式SARADC

设计了一个用于数字PFC(功率因数校正)的12位精度的逐次逼近(SAR)A/D转换器.对DAC模块中出现的电容寄生问题进行了详细分析,针对性提出了一种1-6-5式的新型电容分段结构,并采用伪差分结构消除电荷注入和时钟馈通引入的一阶效应,使ADC性能有很大提高.上述设计在0.35μm CMOS工艺下完成,目前该芯片正在流片中.仿真结果表明,在采样频率为0.98MSPS,输入信号为50kHz时,新型分段结构ADC的信噪比SNR与无杂散动态范围SFDR较六六分段约有6%的提高.     

一种应用于高精度SAR ADC校准的剪枝神经网络算法

介绍了一种基于剪枝神经网络的后台校准算法,能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准,有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果,而且同时对贡献小的权重进行剔除,降低了校准电路的资源消耗,加快了神经网络校准算法速度。仿真结果表明,信号频率接近奈奎斯特频率的情况下,对16 bit 5 MS/s的 SAR ADC进行校准,校准后ADC的有效位数从7.4 bit提高到15.6 bit,无杂散动态范围从46.8 dB提高到126.2 dB。     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

基于亚稳态检测的SAR ADC电容失配校准算法

随着工艺进程的不断推进,逐次逼近型模数转换器(SAR ADC)的电容失配对整体电路的速度和精度影响越来越大。针对SAR ADC中电容失配的问题,提出一种基于亚稳态检测的SAR ADC电容失配校准算法,在不增加模拟电路时序复杂度的情况下,有效地解决了电容失配导致的SAR ADC精度不足问题。将该算法运用于12 bit 150 MS/s SAR ADC中,模拟结果表明,有效位数(Enob)可以达到11.93 bit,无杂散动态范围(SFDR)达到92.66 dB。     

一种有效的ADC内建自测试方案

内建自测试是降低ADC电路测试成本的有效方法。通过最小二乘法和斜坡柱状图。我们得出了测试ADC电路的增益误差、失调误差、微分非线性和积分非线性的算法。根据这些测试算法。介绍了一种易于片上集成的内建自测试结构。实验结果表明，该内建自测试方案具有较高的测试精度。     

应用于SAR ADC的高能效电容开关转换方案

针对逐次逼近型模数转换器,提出了一种新型高能效的电容开关转换方案。在前3个比较周期内,该新型电容开关不消耗转换功耗。从第4个比较周期开始,采用了拆分电容技术、单边双电平转换技术,使得一侧的电容只在2个参考电压Vcm与地之间进行切换,进一步节省了功耗。仿真结果表明,与传统电容阵列相比,该新型电容开关的转换功耗降低了99.23%,总电容面积减小了75%。微分非线性为0.162 LSB,积分非线性为0.163 LSB。     

应用于高速SAR ADC的高能效开关方案

介绍了一种应用于高速逐次逼近型模数转换器的新型高能效电容开关方案.基于2bit/cycle结构,采用两个分裂电容阵列作为数模转换器.通过单边充电操作,在减小电容阵列动态功耗和总面积的同时,提高了电容的建立速度.在最后一个量化周期中,只在电容阵列的单边引入共模电压基准,并只用一个比较器参与量化,在获得更高精度的同时,进一...     

一种有源无源混合的噪声整形SAR ADC

传统无源噪声整形SAR ADC因无源开关电容积分器有增益误差、相位误差而整形能力较弱.在无源噪声整形的基础上,文章设计了一种有源无源结合的噪声整形SAR ADC.该电路融合了低增益OTA和正反馈电路,仅增加少量功耗,基本消除了无源噪声整形模块的增益误差、相位误差.结果表明,该噪声整形10位SAR ADC的带宽为10 k...     

流水线ADC设计中的数字校准算法与实现

数字校准是高速高精度流水线ADC设计中的关键技术之一。文章提出了一种可通过校准控制生成测试信号,自动计算权重来对流水线ADC中电容失配进行误差补偿的技术。该技术能有效地减小增益有限、电荷注入等非理想因素的影响,使校准输出后的数据拥有更高的准确度,提高了系统的线性度。     

基于比较器亚稳态抑制技术的8位320 MS/sSAR ADC

提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s 的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换。与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化。基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC。芯片测试结果表明,在1 V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)>43 dB,无杂散动态范围(SFDR)>53.3 dB。SAR ADC核的芯片面积为0.021 mm²,在Nyquist采样率下,优值为29 fJ/step。     

机载超高分辨率 SAR 内定标技术研究

首先,研究了合成孔径雷达的内定标工作原理,分析了发射定标实测信号;然后,给出了误差补偿前后的一维距离图像性能指标,提出了利用发射定标数据作为参考函数进行实际数据成像处理的方法;最后,成功应用于机载试飞中,获得了高质量合成孔径雷达图像,并证明了该方法的有效性。     

一种具有采样时间扩展功能的异步SAR ADC

SAR ADC每个转换周期的大部分时间被分配给ADC的量化操作,而只剩下少量的时间用来进行信号采样。在短时间内完成高精度的采样,需要前级电路具有更大驱动能力,同时要求ADC的采样开关具有更低的导通电阻。提出了一种交替采样结构,可以在不减少ADC量化时间的前提下,使得SAR ADC的采样时间等于量化时间,由此极大地降低ADC驱动电路的功耗。本文采用上述技术基于Fujitsu 55 nm工艺,实现了40 Msps 10 bit的异步SAR ADC,测试显示ADC有效位可达9.7 bit。     

混合滤波器组ADC通路失配偏差的校准方法

 针对各采样通路之间的不匹配影响混合滤波器组ADC的重构精度这一问题,本文提出了一种校准混合滤波器组ADC通路失配偏差的模型,该模型将通路间的增益偏差、相位偏差和带宽失配偏差引入到混合滤波器组ADC中.基于此模型,建立根据输出数据求解超定方程组估算失配偏差的方法,给出引入失配偏差的混合滤波器组的结构,推导出其完美重构条件.设计实现了160MHz 12-bit的两通路混合滤波器组ADC系统,实验结果表明,提出的通路失配偏差的校准方法可提高系统的无杂散动态范围(SFDR)23dB.     

低功耗SAR ADC的高性能比较器综述

目前逐次逼近型模数转换器(SAR ADC)已经成为低功耗数模混合集成电路中模数转换器的首选架构,其中的核心模块—高性能比较器的功耗大小直接决定了SAR ADC的整体功耗。文章从低功耗SAR ADC系统出发,聚焦高性能低功耗电压域和时间域比较器的发展历程与最新研究进展,总结了通过优化SAR逻辑实现低功耗比较器的技术方法。该综述为数模混合电路设计者了解并掌握SAR ADC中高性能低功耗比较器技术提供有力参考。