单片UHF RFID阅读器中VCO及其预分频器设计

提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路.VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围.电路采用UMC 0.18 μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283～2.557 GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号.芯片面积约为1 mm×1 mm,当PLL输出信号频率为895.5 MHz时,测得其相位噪声为-132.25 dBc/Hz@3 MHz,电源电压3.3 V时,电路消耗总电流为8 mA.     

低相位噪声CMOS环形压控振荡器的研究与设计

针对个人电脑和通讯系统对频率合成器中振荡器的低相位噪声的要求,对基本的环形振荡器结构进行改进,设计了两种宽带低相位噪声CMOS环形压控振荡器(VCO),在800 MHz振荡频率、1 MHz频偏下,测试的相位噪声分别为-123 dBc/Hz和-110 dBc/Hz.两个VCO的调谐范围分别为450～1 017 MHz和559～935 MHz.     

单片UHF RFID阅读器中低噪声频率综合器的设计

结合EPC global C1 G2协议和ETSI规范要求,讨论了频率综合器噪声性能需求,并设计实现了用于单片CMOS UHF RFID阅读器中的低噪声三阶电荷泵锁相环频率综合器.在关键模块LC VCO的设计中,采用对称LC滤波器和LDO 调节器提高VCO相位噪声性能.电路采用IBM 0.18 μm CMOS RF工艺实现,测得频率综合器在中心频率频偏200 kHz和1 MHz处相位噪声分别为-109.13 dBc/Hz和-127.02 dBc/Hz.     

一个6GHz宽带低相位噪声CMOS LC VCO

用SMIC 0.13 μm CMOS工艺实现了一个低相位噪声的6 GHz压控振荡器(VCO).在对其相位噪声分析的基础上,通过改进和优化传统的调谐单元和噪声滤波电路以及加入源极负反馈电阻实现了一个宽带、低增益、低相位噪声VCO.测试结果显示,在中心频率频偏1 MHz处的相位噪声为-119 dBc/Hz,频率调谐范围为6...     

Band Ⅲ锁相环型频率综合器的实现

使用0.18μm 1.8V CMOS工艺实现了Band Ⅲ频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在芯片中.使用SPI总线实现VCO子频带的选择、电荷泵和VCO工作电流的配置等功能,使用改进的频带切换电路加快了频带切换.测试结果表明该频率综合器工作时的总功耗为34mW,提供的频率范围为143～271MHz;波段Ⅲ内偏离中心频率10kHz处的相位噪声低于-83dBc/Hz,100kHz处的相位噪声低于-104dBc/Hz,参考频率附近杂散低于-70dBc;与普通频带切换电路相比使用新的频带切换电路明显节省了频带切换时间.     

Band III锁相环型频率综合器的实现

使用0.18μm 1.8V CMOS工艺实现了Band Ⅲ频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在芯片中.使用SPI总线实现VCO子频带的选择、电荷泵和VCO工作电流的配置等功能,使用改进的频带切换电路加快了频带切换.测试结果表明该频率综合器工作时的总功耗为34mW,提供的频率范围为143～271MHz;波段Ⅲ内偏离中心频率10kHz处的相位噪声低于-83dBc/Hz,100kHz处的相位噪声低于-104dBc/Hz,参考频率附近杂散低于-70dBc;与普通频带切换电路相比使用新的频带切换电路明显节省了频带切换时间.     

一种高性能全差分双环路VCO的设计

设计了一种基于SMIC 0.18μm RF 1P6MCMOS工艺的高性能全差分环形压控振荡器(ring-VCO),采用双环连接方式,并运用交叉耦合正反馈来提高性能。在1.8V电源电压下对电路进行仿真,结果表明:1)中心频率为500MHz的环形VCO频率调谐范围为341～658MHz,增益最大值Kvco为-278.8MHz/V,谐振在500MHz下VCO的相位噪声为-104dBc/Hz@1MHz,功耗为22mW;2)中心频率为2.5GHz的环形VCO频率调谐范围为2.27～2.79GHz,增益最大值Kvco为-514.6MHz/V,谐振在2.5GHz下VCO的相位噪声为-98dBc/Hz@1MHz,功耗为32mW。该VCO适用于低压电路、高精度锁相环等。     

低抖动锁相环中压控振荡器的设计

压控振荡器(VC0)作为PLL系统中的关键模块,其相位噪声对PLL相位噪声和抖动产生决定性影响.在对PLl系统噪声及VCO相位噪声分析的基础上,基于CSMC 0.5μm CMOS工艺,设计了一款低相位噪声两级差分环形VCO.Spectre RF仿真结果表明,VCO频率调谐范围为524 MHz～1.1 GHZ,增益最大值Kvco为-636.7 MHz/V,900 MHz下VCO相位噪声为-116.2dBc/Hz@1 MHz,功耗为21.2 mW.系统仿真结果表明,VCO相位噪声对PLL抖动的贡献小于1 ps.     

一种应用于低噪声PLL的RF-VCO设计

在PLL电路设计中,压控振荡器设计是电路的关键模块,按类型又主要分为LC震荡器和环形振荡器两种,其性能直接决定了相位噪声、频率稳定度及覆盖范围。文章介绍了一款1.8 GHz的基于交叉耦合对LC结构的低噪声CMOS压控振荡器的设计,并对调谐范围、相位噪声以及电路起振条件等做了分析讨论。该设计采用0.18μm 6层金属CMOS工艺制造,模块面积为0.3 mm2,电路经过Cadence SpectreRF仿真,VCO的输出范围为1 594~2 023 MHz,中心频率1.8 GHz输出时相位噪声为-118 dBc/Hz@600 kHz,1.9 GHz输出时相位噪声为-121 dBc/Hz@600 kHz。结果表明该VCO设计达到了较宽的频率覆盖范围和较低的相位噪声,可以满足低噪声PLL的设计要求。     

GPS接收机中1.57 GHz CMOS锁相环的设计

设计了一种用于GPS接收机中采用CMOS工艺实现的1.57GHz锁相环.其中,预分频器采用高速钟控锁存器(LATCH)的结构,工作频率超过2GHz.VCO中采用LC谐振回路,具有4段连续的调节范围,输出频率范围可以达到中心频率的20%.电荷泵采用一种改进型宽摆幅自校准电路,可以进一步降低环路噪声.锁相环采用0.25μmRFCOMS工艺实现.测量表明VCO输出在偏移中心频率1MHz处的相位噪声为-110dBc/Hz,锁相环输出在偏移中心频率10kHz处的相位噪声小于-90dBc/Hz.供电电压为2.5V时,功耗小于15mW.