基于USB接口和FPGA控制的虚拟仪器设计

针对传统虚拟仪器不具有即插即用、热插拔等功能,提出基于FPGA控制及USB接口的虚拟数字示波器的设计方案和具体实现.系统主要包括数据采集、数据传输和应用程序设计等.采用FPGA控制和USB接口实现数据的处理、转换、存储与传输.同时使用Borland C++Builder进行软件设计,可实现对硬件电路的控制以及数据的显示等.该系统能实现幅度为±0.1～±25 V,频率为0～1 MHz信号的测量并显示.     

基于等效和实时采样的数字示波器设计

基于数字示波器的基本原理,以单片机和FPGA组成的最小系统为控制核心,实现了普通示波器对被测信号的采样、存储与回放,并且增加了等效采样和采样保持功能,极大地提高了系统的测量范围.该系统具有实时采样和等效采样两种方式,以不大于1 Ms/s的A/D转换实现200 MS/s的等效采样率对输入1 Hz～10 MHz,Vp-P为2 mV～8 V的信号进行采样处理,并能进行单次触发,自动和存储,榆出波形.     

数字示波器

基于数字示波器原理,设计了以单片机和FPGA为控制核心,由阻抗变换、峰值检波、程控放大、采样、频率测量以及校准信号产生等模块构成的数字示波器.其实时采样速率小于1 MHz,等效采样速率大于200 MHz,系统输入频率范围为10 Hz～10 MHz,幅度范围16 mV～8 V,垂直灵敏度有1 V/div、0.1 V/div、2 mV/div三档,而水平灵敏度有20 ms/div、2 ms/div、1 ms/div、40 μs/div、20 μs/div、2 μs/div、200 ns/div、100 ns/div 共8档.信号幅度和频率测量误差都小于1%.     

一种高精度便捷式全数字示波器的设计

设计制作了一台便捷式数字示波器,能对小于20 MHz的任意周期的赫兹信号进行频率、幅值测量,同时也能对信号波形实时显示。该示波器以数字信号处理器TMS320 VC33和可编程逻辑器件EPF10K50V为核心,以OP37进行信号预处理,再由A/D芯片AD7667完成信号采集,通过总线将信号传输给主处理器,采用LJD-ZN-3200K智能终端设备实现人机交互,具有对周期信号进行测量、连续和单次触发及存储等功能,并可对被测信号无失真显示。系统测试结果表明,系统频率测量误差小于0.05%,信号幅值测量误差小于1%。     

基于PIC单片机的简易数字示波器设计

提出了利用PIC单片机作为控制核心的简易数字示波器的设计方案.介绍了系统总体设计的体系结构,以及硬件和软件的具体实现.输入信号经过预处理和AD转换后,传输到单片机,利用键盘做功能设置,在LCD上把波形显示出来,实现信号的实时采样、数据处理以及显示控制等简易数字示波器功能.此系统方案规模小、性能稳定、实现方便、价格低廉,具有一定的实用价值.     

嵌入式数字存储示波器设计

提出了一种基于FPGA和STM32的嵌入式数字存储示波器设计,以STM32为控制核心,FPGA作为数据采集和处理模块,完成了对外部信号的采集和传输,实现了存储示波器数据处理和显示的功能.     

数字示波器

基于数字示波器原理,设计了以单片机和FPGA为控制核心,由阻抗变换、峰值检波、程控放大、采样、频率测量以及校准信号产生等模块构成的数字示波器。其实时采样速率小于1MHz,等效采样速率大于200MHz．系统输入频率范国为10Hz-10MHz,幅度范围16mV-8V,垂直灵敏度有1V／div、0．1V／div、2mV／div三档,而水平灵敏度有20ms／div、2ms／div、1ms／div、40μs／div、20μs／div、2μs／div、200ns／div、100ns／div共8档。信号幅度和频率测量误差都小于1％。     

基于单片机和FPGA的简易数字存储示波器设计

提出一种基于单片机和FPGA的简易数字存储示波器设计.通过高速A/D转换器AD9220实时采样输入信号,实现波形的实时采样、分析、存储和显示,同时给出了具体电路设计实现方法,通过运行数据采集程序及处理程序,表明该系统工作稳定可靠.     

单片机在数字示波器设计中的应用

基于单片机处理的方式的数字示波器是以单片机为控制中心,通过对采样电路的控制进行波形实时采样、数据处理和存储显示。该方案系统规模较小,有一定的灵活性,成本低廉,但是受限于单片机速度,难以实现信号的实时处理和显示。文章描述了基于EDA技术实现等效采样,以及单片机实现LCD显示和键盘操作。虽然受条件和技术限制使所覆盖的频率要小于实际要求,但是在所允许的频率范围内,示波器的精确度均超过了实际要求。     

基于单片机和FPGA的数字示波器的设计

随着电子技术的发展,对电路测量的要求越来越高。提出了一种基于数字示波器原理,以单片机和FPGA为控制核心的数字示波器实现方法。系统由信号调理、程控放大、比较整形和时钟产生、采样控制、测频模块和校准信号产生等模块组成。可测频率范围10Hz到10MHz,幅度范围2mV到20V,垂直灵敏度共11档,扫描速度共21档。实时采样...     

适用于数据通路的可编程逻辑器件FDP100K

设计研制了一款适用于数据通路的10万门容量的FPGA器件FDP100K(FDP:FPGA for Data-Path),其主要特点为:可编程逻辑单元结构不同于国际上已有的可编程逻辑单元结构,是一种新颖的基于查询表LUT和多路选择器MUX的混合结构;连线资源结构采用新颖的层次式布线结构,提供高度灵活的布线能力.芯片采用SMIC 0.35 μm CMOS工艺,包含1024个可编程逻辑单元和128个可编程IO单元.芯片配合自主开发的软件系统FDE(FPGA Development Environment)进行测试,结果表明:FDP100K芯片的可编程逻辑单元功能正常;芯片的各种连线资源功能正常;可以准确地实现数据通路型电路和其他类型的电路的功能.     

基于CPLD的可编程数字频率计的设计

采用美国Lattice公司生产的在系统可编程 (ISP)大规模集成逻辑器件 (CPLD)ispLSI 10 32E芯片实现可编程数字频率计的设计 ,其设计方法简便、高效、无风险 ,且能提高系统的可靠性及灵活性。     

Multidomain Network Based on Programmable Networks: Security Architecture

This paper proposes a generic security architecture designed for a multidomain and multiservice network based on programmable networks. The multiservice network allows users of an IP network to run programmable services using programmable nodes located in the architecture of the network. The programmable nodes execute codes to process active packets, which can carry user data and control information. The multiservice network model defined here considers the more pragmatic trends in programmable networks. In this scenario, new security risks that do not appear in traditional IP networks become visible. These new risks are as a result of the execution of code in the programmable nodes and the processing of the active packets. The proposed security architecture is based on symmetric cryptography in the critical process, combined with an efficient manner of distributing the symmetric keys. Another important contribution has been to scale the security architecture to a multidomain scenario in a single and efficient way.     

高性能可编程互连资源设计研究

传统的可编程互联结构在短距离互连上往往采用单管、中距离上有双向线,这使得在CLB中查找表(LUT)数目变大后,互连上的延迟会随线长增加而呈指数增长.本文提出了一种改进的高性能互连结构,改进了短、中和长距离互连,使得其在CLB中LUT数目增加的情况下让芯片拥有更好的互连延迟特性,通过对这种互连结构和传统的互连结构进行建模...     

程控增益放大器及其在电声系统中的应用

介绍了程控增益放大器三种电路实现方式，以及这几类电路在电声系统中的应用。     

可编程模拟器件与技术新进展

简述可编程模拟器件的基本原理、典型应用和开发方法,介绍并比较主要的模拟可编程实现技术与主流器件系列,指出现存的主要问题并展望其未来发展方向.     

Design,Implementation and Evaluation of Programmable Handoff in Mobile Networks

We describe the design, implementation and evaluation of a programmable architecture for profiling, composing and deploying handoff services. We argue that future wireless access networks should be built on a foundation of open programmable networking allowing for the dynamic deployment of new mobile and wireless services. Customizing handoff control and mobility management in this manner calls for advances in software and networking technologies in order to respond to specific radio, mobility and service quality requirements of future wireless Internet service providers. Two new handoff services are deployed using programmable mobile networking techniques. First, we describe a multi-handoff access network service, which is capable of simultaneously supporting multiple styles of handoff control over the same physical wireless infrastructure. Second, we discuss a reflective handoff service, which allows programmable mobile devices to freely roam between heterogeneous wireless access networks that support different signaling systems. Evaluation results indicate that programmable handoff architectures are capable of scaling to support a large number of mobile devices while achieving similar performance to that of native signaling systems.     

FDP FPGA芯片的设计实现

研究了新型的FDP FPGA电路结构及其设计实现.新颖的基于3输入查找表的可编程单元结构,与传统的基于4输入查找表相比,可以提高约11%的逻辑利用率;独特的层次化的分段可编程互联结构以及高效的开关盒设计,使得不同的互联资源可以快速直接相连,大大提高了可编程布线资源效率.FDP芯片包括1600个可编程逻辑单元、160个可用IO、内嵌16k双开块RAM,采用SMIC 0.18μm CMOS工艺全定制方法设计并流片,其裸芯片面积为6.104mm×6.620mm.最终芯片软硬件测试结果表明:芯片各种可编程资源可以高效地配合其软件正确实现用户电路功能.     

FDP FPGA芯片的设计实现

研究了新型的FDP FPGA电路结构及其设计实现.新颖的基于3输入查找表的可编程单元结构,与传统的基于4输入查找表相比,可以提高约11%的逻辑利用率;独特的层次化的分段可编程互联结构以及高效的开关盒设计,使得不同的互联资源可以快速直接相连,大大提高了可编程布线资源效率.FDP芯片包括1600个可编程逻辑单元、160个可用IO、内嵌16k双开块RAM,采用SMIC 0.18μm CMOS工艺全定制方法设计并流片,其裸芯片面积为6.104mm×6.620mm.最终芯片软硬件测试结果表明:芯片各种可编程资源可以高效地配合其软件正确实现用户电路功能.     

在系统可编程模拟器件简介

在分析可编程模拟器件发展的基础上，介绍了在系统可编程模拟器件ispPAC的结构、编程模块电路、编程方法、应用举例和使用的局限性。