基于总线负载的SoC自适应时钟频率调节系统

针对当前总线频率配置存在静态预设方式性能浪费高、动态调频方式调节滞后、调节粒度粗和硬件开销过大等问题,提出了一种片上系统中基于总线负载的自适应时钟频率调节系统。通过总线时钟的选择性关断和基于总线历史负载状态的负载预测技术,有效解决了上述问题。SoC的总线功耗由36.089 mW降低到19.581 mW,下降了45.74%。     

片上系统的设计技术及其研究进展

综述了微电子领域中集成电路以及片上系统目前的发展情况,详细介绍了片上系统的设计方法,设计技术及其设计过程中亟待解决的问题,并对其研究进展做了展望。     

设计技术确保片上系统的可测性

传统测试方法难以测试片上系统(SOC),在片上系统中区分设计和测试是不可能的。对复杂数字和混合信号的器件,需及早采用设计工具将可测性融合在设计过程中。可以选择的有可测试设计(DFT)技术和内装自测试(BIST)技术。可测试设计确保片上系统中所有电路元件可被激励和被观察;BIST芯片可产生自身的测试激励,并测量相应的响应。因深知片上系统测试的重要     

一种片上系统(SOC)时钟同步设计方法

SoC设计很大程度上依赖于IP核的可重用性。由于各IP核中时钟延时的不同，要将IP核集成到一个同步SoC中时钟分布变得很难。本文介绍了一种SoC时钟同步设计方法，这种方法将可调节延时的时钟电路插入在时钟分布网络中．以取得时钟边沿的匹配和同步。使用可调节电路进行时序调整，减少了设计迭代时间，节约了设计成本。     

基于SystemC的片上系统设计

文章提出了基于SystemC的片上系统设计方法.本设计方法引入SystemC,消除了一直存在于系统级设计和硬件设计之间的语言隔阂,基于SystemC进行的系统功能定义能够方便有效地映射为硬件实现部分和软件实现部分,大大地提高了SOC时代集成电路设计效率.     

时钟网格与时钟树设计方法对比研究

基于片上偏差对芯片性能的影响,分析对比了时钟树设计与时钟网格设计,重点分析了时钟网格抗OCV影响的优点,并利用实际电路应用两种方法分别进行设计对比,通过结果分析,验证了理论分析的正确性,证明在抗OCV及时序优化时钟网格方法具有很大的优势。     

片上系统技术要求知识更新

不久以前,一个工程师只能用手来设计集成电路。现在,这里只有极少的领域还对单独的天才留有余地。甚至在我们专业性的先进功率IC设计和协作中,都基本上只有简单化的电路。 在这个变化后面是集成电路技术的开发,允许我们在一个芯片上集成一个系统的越来越大的一部分。先进的平版印刷使它能集成更复杂的功能——并在同样的芯片上集成几个复杂的功能,现已有几个公司有0.35μ     

片上系统时代呼唤新设计方法

越来越多的复杂IC是用深亚微米技术的片上系统(SOC)技术制造的。事实上，SOC是利用深亚微米技术的唯一有效途径(也是半导体厂商收回建厂投资的唯一有效途径)。虽然如此，还是有一些问题应当考虑：     

新一代FPGA实现片上系统

数字技术已进入片上系统（system－on－a－chip）的时代,各个FPGA厂商为适应需要开发了相应的新产品。Altera和Lucent公司要把包括微处理器等硬件核（core）合并到其FPGA芯片中,实现“field－programmablesystem－on－a－chiP”;Gatefield公司将其基于闪速存储器的FPGA结构定位成完全的ASIC器件;XiliylX公司最近则推出新一代FpGAVirtex占可以实现系统级的设计,因此为实观片上系统从硬件和软件两方面创造了条件。以往关于“FPGA是简单逻辑解决方案”的概念已经过时,FPGA成为名副其实的可编程ASIC,有能力为设计者在迎…     

一种适用于SoC的时钟复位管理电路设计

给出了一套适用于SoC芯片的时钟和复位管理电路设计范例,详细介绍了SoC芯片中的时钟和复位管理电路的实现方案。其中时钟管理电路支持输入时钟可选、PLL动态变频、时钟门控管理和时钟状态查询功能,能够灵活的控制各模块输入时钟开启或关闭,很好的支持SoC芯片低功耗工作模式。复位管理电路支持复位输入控制功能和复位状态查询功能。复位输入控制可以选择使能或不使能复位源触发系统复位。     

一种新的基于层次化模式实现的SOC时钟设计方法

通过对SOC传统时钟设计在层次化开发模式下遇到的新问题进行分析,提出了一种新的时钟设计方法．利用相位同步信号（Phase_sync）作为层次化模式中顶层（Top）和子设计（Sub--design）之间的桥梁,有效解决了顶层时序收敛时对子设计内部时序路径造成的影响．同时,规避了对时钟分频电路进行复位同步化处理,降低了物理设计时序收敛的难度．     

基于FPGA的任意相位时钟管理器的设计

在通信双方为同源时钟的前提下,为保证时钟在接口处把所有数据都正确采样进来,利用Altera的综合开发平台Quartus II,实现了采样时钟相位根据输入数据相位自动调整,使采样时钟能找到最佳的采样时间来采样外来数据。任意相位时钟管理器可以产生高精度动态相位的时钟信号。     

基于电平检测的上电复位电路

目前基于延时的上电复位电路,其延时电容在掉电后,所储存的电量影响了下一次上电的延时,容易出现复位电平太窄甚至无法产生复位电平的问题;并且电源电位的上升速度,也会影响到复位电路的可靠性;针对此类问题,提出一种基于电平检测的上电复位电路,利用电源回路中本身具有的RC延迟时间作脉冲宽度,可以达到较长的复位时间;并且本电路的复位电平与工艺参数相关,能保证实际电路在复位电平消失后的可靠工作;探讨了本电路的复位特征及可靠性,并从流片结果得到验证。通过理论上的分析和实际结果的测量,本复位电路具有良好的可控性和优秀的复位能力;而且还具有较小的芯片面积。在某些情况下,还可以替代欠压检测电路。     

基于SOC的单芯片无线收发系统设计

在无线收发系统电路结构的基础上,分析了基于片上系统(SOC)的单芯片无线电通信最重要的收发部分的设计原理。给出了单芯片无线电的基本结构及电路实现的若干组成部分(混频器、低噪音放大器和功率放大器等)的解决方案。利用单芯片无线电体积小、低功耗、成本低和可靠性高的优点,在无线传感器网络、蓝牙技术与无限局域网(WLAN)方面具有广泛的应用。     

基于CPLD的嵌入式系统复位电路设计

MPC8560处理器是基于PowerPC体系结构的嵌入式处理器,基于这种体系结构的处理器在嵌入式系统设计中会涉及到许多特殊的问题,复位电路的设计就是其中之一。CPLD在嵌入式系统设计中有着广泛的实际应用,本文根据MPC8560处理器复位模块的结构和特性,实现了基于CPLD的嵌入式系统复位电路的设计。通过VHDL语言编写时序控制程序,CPLD对时序的控制能有效地使整个系统复位,CPLD的采用提高了复位电路设计的灵活性和可扩展性,使得设计中电路简单、载板体积小、功耗低。     

基于SOC的PAGER控制芯片设计

文章讨论了PAGER控制器芯片（ZQD021）的系统设计，该控制器内部集成了FLASH，SRAM，POCSAG协议解码器和嵌入式MCU CORE。重点分析了芯片的可测性设计（DFT），内嵌FLASH设计，低功耗设计，其设计方法和思路对消费类和嵌入式控制芯片的设计有一定的借鉴意义。     

单片机与串行时钟DS1307的接口设计

在简单介绍串行时钟芯片DS1307的基础上，介绍了时钟电路的RS485接口设计．本文所设计的时钟电路具有体积小、抗干扰性能强、通用性好、调时方便等特点。     

基于MCS-51单片机的复位电路抗干扰分析与设计

随着单片机在各个行业的广泛应用,其可靠性、安全性成为一个非常突出的问题。而单片机应用系统中的复位电路能否可靠工作对整个微机系统可靠运行至关重要。对常用复位电路中存在的一些问题进行了分析,并提出了解决方法。     

用VHDL语言实现数字钟设计

介绍了利用VHDL硬件描述语言进行数字钟的设计,具有调节时、分、秒和整点报时功能,并通过数码管驱动电路,动态显示计时结果。采用VHDL语言设计数字电路系统是当今的趋势,是我国在世界市场上生存竞争和发展的需要。