可级联拆分查找表：增强型逻辑结构

提高FPGA芯片的性能和面积效率是FPGA结构研究的目标。结合现有的可拆分查找表和可级联查找表结构的优点,提出了可级联拆分查找表逻辑结构。通过在普通可拆分查找表结构中插入可配置选择器,实现了其中2个子查找表单元的可级联,大大减小了电路中2个子查找表之间的互连延迟。在MCNC测试电路集下,可级联拆分查找表在电路总面积相近的情况下,性能上平均提升12%。     

基于LUT 的SRAM2FPGA 结构研究

作为微电子工业中发展最迅速的一个领域,现场可编程门阵列(FPGA) 的内部结构设计越来越受到业内人士 的关注。为此针对目前普遍采用的基于查找表(LUT) 的SRAM2FPGA ,着重研究了其逻辑模块设计、布线结构设计和 输入输出模块设计,同时也对此类FPGA 基本结构进行了优化设计。     

FPGA/CPLD可编程逻辑器件的发展前景

1　引言可编程器件即部分功能可由软件程序更改的器件 ,主要有Ｘｉｌｉｎｘ公司的ＦＰＧＡ器件系列和Ａｌｔｅｒａ公司的ＣＰＬＤ器件系列 ,它们开发较早 ,占用了较大的ＰＬＤ市场。随着数字逻辑系统功能复杂化的需求 ,集成电路本身在不断地进行更新换代。 10年前 ,其规模为每平方英寸 1万个门电路 ;现在已达到平均每平方英寸10 0万个门电路 ,因而出现了现场可编程逻辑器件(ＦＰＬＤ) ,其中应用最广泛的当属现场可编程门阵列(ＦＰＧＡ)和复杂可编程逻辑器件 (ＣＰＬＤ)。这里的ＦＰ ＧＡ/ＣＰＬＤ实际上就是一个子系统部件 ,这种芯片受到世…     

FPGA动态可重构逻辑设计初探

介绍了ＦＰＧＡ动态可重构技术的原理,提出一种采用常规ＳＲＡＭ编程ＦＰＧＡ来实现的动态可重构数字逻辑系统设计的新构想,并以小型时序信号发生器为例讨论了这种系统区别于传统数字逻辑系统的设计特点和应用前景。     

可编程逻辑器件在DVCPRO设备中的应用

本文阐述了可编程逻辑器件的应用优势,分析了CPLD/FPGA在松下DVCPRO设备中的应用和芯片配置情况,介绍了利用工具发挥设备软件功能的方法。     

基于可重构FPGA技术的自适应FIR滤波器的实现

有限冲激响应(FIR)滤波器设计遇到的难题是滤波要进行大量乘法运算,即使是在全定制的专用集成电路中也会导致过大的面积与功耗.对于用硬件实现系数是常量的专用滤波器,可以通过分解系数变为应用加、减和移位而实现乘法.FIR滤波器的复杂性主要由用于系数乘法的加法器/减法器的数量决定.而对于自适应FIR滤波器,大多数场合下可用数字信号处理器(DSP)或CPU通过软件编程的方法来实现,但是对于要求高速运算的场合,VLSI实现是很好的选择.基于这一考虑,可以用符号数的正则表示(CSD)码表示系数, 再利用可重构现场可编程门阵列(FPGA)技术实现.可重构结构的应用,能保证系统的其余部分同时处于运行状态时实现FIR滤波器系数的更新.文中利用CSD码和可重构思想,提出了用FPGA实现自适应FIR滤波器的一种方案.     

CPLD／FPGA的发展与应用之比较

可编程逻辑器件（Programmable Logic Device，PLD）是一种可由用户对其进行编程的大规模通用集成电路。从PLD的发展历程着眼，主要对PLD的2个发展分支——复杂可编程逻辑器件和现场可编程门阵列的基本结构、功能优势和应用场合进行了较详尽的分析和比较；并从结构和定义上指出二者的区别，同时根据不同技术要求和设计环境指出了相应的CPLD和FPGA的选择方法，最后给出了PLD最新研究热点和未来的发展趋势。     

基于LUT的SRAM-FPGA结构研究

作为微电子工业中发展最迅速的一个领域，现场可编程门阵列（FPGA）的内部结构设计越来越受到业内人士的关注。为此针对目前普遍采用的基于查找表（LUT）的SRAM－FPGA，着重研究了其逻辑模块设计、布线结构设计和输入输出模块设计，同时也对此类FPGA基本结构进行了优化设计。     

用CPLD实现SRAM工艺FPGA的安全应用

提出了一种利用CPLD产生的伪随机码来加密SRAM工艺FPGA的方法,并详细介绍了具体的电路和VHDL代码。     

基于FPGA的高速双通道数据队列管理实现

针对在高速宽带通信中经常使用到的数据帧队列管理与缓存功能,基于现场可编程逻辑门阵列(Field?Programmable?Gate?Array,FPGA)设计并实现一种使用外置DDR缓存的多优先级的队列管理方案,结合FPGA运行特点,使用多接口并行处理方式提高处理速率,实现高速率数据帧优先级管理,通过功能仿真和实际硬件平台验证该方案可行性.     

Evaluating logic functionality of cascaded fracturable LUTs

Look Up Tables(LUTs) are the key components of Field-Programmable Gate Arrays(FPGAs). Many LUT architectures have been studied; nevertheless, it is difficult to quantificationally evaluate an LUT based architecture. Traditionally, dedicated efforts on specific modifications to the technology mapping tools are required for LUT architecture evaluation. A more feasible evaluation method for logic functionality is strongly required for the design of LUT architecture. In this paper, a mathematical method for logic functionality calculation is proposed and conventional and fracturable LUT architectures are analyzed. Furthermore, a cascaded fracturable LUT architecture is presented, which achieves twice logic functionality compared with the conventional LUTs and fracturable LUTs.     

The effect of logic block architecture on FPGA performance

This authors explore the effect of logic block architecture on the speed of a field-programmable gate array (FPGA). Four classes of logic block architecture are investigated: NAND gates, multiplexer configurations, lookup tables, and wide-input AND-OR gates. An experimental approach is taken, in which each of a set of benchmark logic circuits is synthesized into FPGAs that use different logic blocks. The speed of the resulting FPGA implementations using each logic block is measured. While the results depend on the delay of the programmable routing, experiments indicate that five- and six-input lookup tables and certain multiplexer configurations produce the lowest total delay over realistic values of routing delay. The fine grain blocks, such as the two-input NAND gate, exhibit poor performance because these gates require many levels of logic block to implement the circuits and hence require a large routing delay     

基于FPGA的数字信号传输性能分析仪

采用FPGA设计了一种数字信号传输性能分析仪,可实现波特率步进为10Kbps的m序列发生器与曼彻斯特编码分别作为测试仪的测试信号,以及波特率为100Kbps的伪随机序列的噪声信号。将信号通过不同截止频率的滤波器构建出不同传输信道环境,信号通过该信道后在示波器上同步出信号的眼图,通过测量眼图的幅度来分析不同信道环境对信号传输的信号完整性及码间串扰的影响,以判断该该信道是否符合信号的传输要求,该分析仪采用TFT触摸屏,操作方便、显示清晰、人机交互性好。     

利用FPGA的高性能向导滤波器设计

向导滤波器是近几年出现的一种边缘保持的滤波算法,在图像平滑、细节增强、去雾等方面已有广泛应用。提出了一种单图像向导滤波器的VLSI 结构,整个设计采用全流水线结构,不需要任何片外存储器,且实现了图像尺寸、滤波窗口大小等参数的灵活在线调整。实验结果表明,该结构的逻辑资源和内存需求较低,低端FPGA即可满足要求,在Altera的Cyclone Ⅲ系列FPGA上每秒可处理100帧1 0241 024的图像,完全满足实时处理的要求。因此,所提出的结构既可为PC机提供硬件加速,也可用于嵌入式系统的前端,实现各种实时图像处理功能。     

基于FPGA的数字信号传输性能分析仪设计

数字信号传输性能分析是通信领域的一项重要技术,文中以FPGA(可编程逻辑门阵列)作为主控制器,设计一套数字信号传输性能分析仪。系统采用FPGA实现信号发生器,通过搭建外部电路模拟信道,从信号中提取时钟,分析数字信号的信道传输特性。其中FPGA产生m序列,实现曼彻斯特编码输出,并采用低通滤波器模拟信道,通过锁相环技术实现时钟提取,最终接入示波器观察眼图,实现数字信号传输性能的分析。实际测试结果良好,可以实现基本码型的输出、信道的模拟和时钟的提取,具有一定的实用价值。     

偏压等参数对光导PbS焦平面探测器性能的影响

光导焦平面探测器的性能同其偏压及读出电路的工作参数密切相关。本文研究了采用CTIA型读出电路的1×128线列光导PbS焦平面探测器工作时,探测器偏压、积分时间和读出电路偏置电压对探测器信号、噪声及探测率的影响。实验结果表明:探测器信号、噪声及探测率均随探测器偏压增长而增加,存在一个最佳偏压3 V,使得探测器探测率达到最大;当超过此偏压后,信号电压增量减小,噪声电压增量增加;存在一个最佳积分时间50 μs,此时探测器探测率达到最大;存在一个可使用的读出电路偏置电压范围3.35~3.85 V,在此范围内,信号     

人工制备生物颗粒结构对宽波段消光性能的影响

为研究多态生物颗粒对目标探测等电磁设备的影响,将制备出的絮状生物颗粒等效为子弹玫瑰花型粒子,构建不同分枝数目和分枝长度的生物颗粒,采用离散偶极子近似法计算生物颗粒消光效率因子。结果表明:生物颗粒结构对宽波段消光性能存在较大影响。远红外波段,生物颗粒消光性能与分枝数目和分枝长度成正相关;毫米波段,生物颗粒消光性能与颗粒分枝长度成正相关,与分枝数目关系很小。在研究消光效率因子与分枝数目和分枝长度关系的基础上,构建了生物颗粒远红外波段平均消光效率因子模型。模型的构建将为生物颗粒宽波段消光性能研究以及形态控制提供参考。     

天气条件对车载红外辅助驾驶性能的影响

综合分析车载红外辅助驾驶安全制动过程、红外探测静态性能模型和动态性能模型,建立了辅助驾驶安全行车视距模型;分析了辅助驾驶最大安全车速与路况环境、红外探测性能之间的关系,发现其主要与滑动附着系数和探测距离相关;通过红外探测距离的修正计算,对夜间最大安全车速进行了仿真分析,结果表明良好天气条件下其主要受目标背景温差的影响;以雾天和雨天为重点进行了实例分析,结果表明:雾天主要对探测距离形成影响,特别是能见度小于1 km时影响加剧,能见度500 m时最大安全车速可控制在21 ～25 km/h,雨天对探测距离和滑动附着系数均会形成影响,辅助驾驶应以红外识别条件下的最大安全车速控制为主,降雨强度50 mm/h时最大安全车速可控制在12 ～14 km/h。     

基于FPGA的数字混沌序列的实现及性能分析

为了产生数字混沌PN序列,提出了一种基于FPGA平台的连续混沌数字化技术.针对一个混沌系统,利用理论和 数值仿真对系统的基本特性进行了分析,通过Lyapunov指数谱和分叉图对系统的状态转换进行了分析.在Matlab的Simulink 下,利用DSPBuilder设计了一个电路,并转换成VHDL代码程序,用Quartu...     

一种基于半监督AdaBoost模型树的FPGA性能表征方法

提出了一种基于半监督自适应增强(Ada Boost)模型树的建模方法,用于现场可编程门阵列(FPGA)的性能表征。该方法以半监督学习方式,构建了FPGA性能关于FPGA架构参数的解析模型,同时采用Ada Boost算法提高FPGA性能模型的预测精确度。使用VTR(Verilog To Routing)电路集,基于该方法构建的性能模型在预测FPGA上实现的应用电路面积时,平均相对误差(MRE)为4.42%;预测延时的MRE为1.63%;预测面积延时积时,MRE为5.06%。与全监督模型树算法以及现有的半监督模型树算法相比较,该方法构建的FPGA实现面积模型的预测精确度分别提高了39%,26%。实验结果显示,该方法在确保较少的时间开销前提下,构建了具有高预测精确度的FPGA性能模型,提供了一种高效的FPGA性能表征方法。