利用FPGA延时链实现鉴相器时钟数据恢复

为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法.鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差.根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定.环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到.经过实验测试,在进行64 Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200 ps以下.     

一种用于高能物理实验的时钟相位精确同步方法

现代高能物理实验中,对时钟系统有着精度和稳定性的要求。高速串行通信技术,因其能够在进行数据传输的同时进行时钟数据恢复而得到广泛应用。针对因此带来的恢复时钟相位不确定性,设计了一种基于串并转换技术和FPGA的时钟同步方法,能够为高能物理实验多节点时钟系统提供精确相位同步的时钟。该方法利用FPGA内部硬件资源对恢复时钟进行处理,串并转换芯片自带的状态位和优秀的串并转换能力极大地简化了系统设计,并增强了系统性能。     

基于GTL技术的高速背板总线设计

介绍了一个高速背板总线的设计尝试。采用新型的GTL总线收发器、时钟相位调节和组合式匹配等技术措施,解决了总线设计的驱动、时序和信号完整性问题,实现了100Mbd/s的同步数据传输。     

两种远距离时钟传输方式的性能比较

主要比较了在KM2A电子探测器原型样机读出电子学前期预研阶段中的两种远距离时钟传输方式的性能,介绍了基于Rocket IO高速串行数据收发模块和DS92LV16芯片的串并转换原理。分别测试了两种时钟传输方式的发送时钟和恢复时钟的相位关系,并对测试结果进行了比较。     

陆上地震勘探数据同步采集与实时传输的设计与实现

针对陆上地震勘探的特点,设计并实现了节点数据同步采集和实时传输系统。一般传感器网络中,传感器节点往往采用本地时钟,并通过软件方法来进行补偿校准,但是由于本地时钟的初始相位不确定性,以及软件校准的局限,往往满足不了高分辨率的地震数据采集要求,故提出了基于时钟恢复和锁相环技术在硬件上实现系统时钟同步的方法,从而实现了节点间数据的同步采集。经过测试,相邻节点的采样时刻最多相差1ns,达到了同步采样的要求。同时系统基于串行/解串技术实现了远距离高速数据的实时传输。     

基于FPGA的数字时钟设计

本文介绍一种基于FPGA的数字时钟设计方法：DCM（数字时钟管理器）。DCM使用完全数字反馈系统确保多个时钟同步,使用完全数字延迟线技术可以精确控制时钟的频率和相位。用户可以编程控制时钟任意倍频和分频及任意相位移动,使用非常方便可靠。文章还给出应用设计原理图及逻辑仿真波形图。     

基于时钟消抖电路的高精度全局时钟同步设计

基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9 ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖动消除电路能够保证全局时钟顺利分发下去,可以在实际工程设计中借鉴使用。     

利用VCXO进行频率跟随实现高精度时钟同步的方法研究

讲述了时钟同步协议的原理,分析了影响同步精度的因素.首先借鉴广泛使用的IEEE1588同步协议结并合分布式数据采集系统的结构特点,利用微控制器的内置计数器实现了对数据通信协议包的收发时刻的准确计时,实现了高精度的硬件时间打戳,使时钟的同步精度达到了1 μs.在此基础上又进一步将跟随的从设备的时钟源由传统的固定频率的晶体...     

一种抗单粒子翻转容错异步收发器电路设计

为了改善星载粒子探测装置异步收发器的抗单粒子翻转性能,提出了一种基于Actel Flash FPGA的解决异步收发器抗单粒子翻转和传输过程中检错和纠错问题的高可靠设计方案。基于Actel公司的Pro ASIC Plus系列APA600 FPGA,采用汉明码(Hamming Code)和三模冗余(Triple Modular Redundancy,TMR)法相结合的方式对异步收发器进行容错设计,实现了一种新型的抗单粒子翻转电路。对于发送器模块,首先数据处理单元把发送的数据送到编码器中完成汉明码编码,之后将编码完成的数据分别发送给多数表决器中来表决得到数据送入串行发送器中,最后将并串转换的数据发送出去。对于接收器模块,通过串行接收器对接收数据进行串并转换,并将转换后的并行数据送入解码器,解码器对接收到码字进行译码,得到最终的信息数据。对设计进行误差注入仿真测试,结果表明所设计的容错异步串行收发器能够有效地容错,可以非常方便地应用到航空航天等辐射环境中,实现高可靠的系统设计。     

TOF测量系统读出电子学时钟插件设计

介绍了中国科学院近代物理研究所反应显微成像谱仪和重离子加速器冷却储存环内靶实验中,测量粒子飞行时间读出电子学的时钟插件。两个时钟插件分别集成于3UPXI插件和6UPXI插件上,利用高精度的时钟源和时钟扇出芯片为飞行时间读出电子学系统提供高精度的系统时钟,其抖动分别小于11ps(RMS)和12ps(RMS),满足设计要求。     

LHAASO水切伦科夫探测器阵列时钟原型系统

介绍了LHAASO WCDA读出电子学时钟原型系统的设计,分析了该时钟系统的设计原理,介绍了测试方法和测试结果.该原型系统基于精简的White Rabbit Project原理设计,主要包括时钟源插件、时钟发送插件和时钟接收模块3部分.对该原型系统的测试结果表明,时钟接收模块上两时钟通道之间的时钟偏差可以调整到＜80ps,时钟抖动＜40 ps,可满足LHAASO WCDA读出电子学设计需求.     

基于FPGA的通用SPI总线IP核设计与实现

为了解决SPI协议中串行时钟的通用性问题,提出了一种基于FPGA实现SPI总线IP核的设计方法。以FPGA作为核心控制器对系统结构进行了模块化分解以适应自顶向下的设计方法并对各个模块进行阐述。在Quartus II开发平台中采用Verilog硬件描述语言利用有限状态机实现了SPI主机的设计方法并结合SPI时序给出了相应的数学模型。采用STMicro公司的M25P64串行FLASH结合该IP核设计了系统方案。最后在Modelsim环境下对FLASH的读、写操作进行仿真,并通过signaltap进行在线测试验证了该IP核设计的正确性和可靠性。     

上海光源线站ps精度定时系统设计

为满足上海光源线站工程ps时间分辨科学研究需求,设计了ps精度定时系统。定时系统采用事件定时原理产生与射频时钟信号共相位的时钟信号、光纤传输网络用于时钟信号传输,并在EPICS软件控制架构下,产生高精度可控时钟同步信号序列,根据不同的同步控制需求,为激光器、探测器等被同步设备提供触发信号。研究结果表明:定时系统的硬件同步触发抖动为3.360 ps、延迟步长精度为3.703 ps,可实现10 ps时间分辨实验的同步控制。     

PEM系统中可控时钟电路设计的优化

介绍了为乳腺专用正电子发射断层扫描仪PEM(Positron Emission Mammography)电子学数据获取(Data Acquisition,DAQ)系统提供稳定、可靠、抗干扰的高精度同步时钟的电路,它采用了基于单片机和高精度时钟产生芯片的电路设计方法,可以得到多路可控时钟信号.设计中采用差分传输,大大降低...     

大亚湾中微子实验时钟时标广播系统的初步设计

使用高速光纤、嵌入式系统以及高速FPGA,清华大学高能中心的研究人员为大亚湾反应堆中微子试验三个实验站点的时钟和时间分配研制了先进的时钟系统.论文讨论时钟系统的实现原理和具体设计,并对初步实验过程和结果进行了讨论.     

基于FPGA的多cell腔的场平坦度控制

在多cell腔的场平坦度控制处理中,最重要的算法为除法运算,而传统整数除法算法采用多次相减和移位的方法来实现,其算法存在以下缺点:相减运算消耗大量时钟即"吃时钟"、每完成一次算法所需时钟周期不固定以及此算法在实际工程中不能有效工作。针对传统整数除法器的弊端,提出一种基于现场可编程门阵列(Field-Programmable Gate Array,FPGA)的循环型不可恢复除法器。设计的循环型不可恢复除法器通过改善程序结构和优化时序,实现除法运算速度的提高和固定运算所需时钟周期的目的。此算法通过Quartus II编译和综合,以及仿真工具Model Sim的仿真验证,达到预期功能效果,同时在上海光源增强器高频数字低电平控制器中被采用,实现场平坦度稳定度在±1.3%以内,完成每次运算所需35个时钟周期,优于设计指标。     

基于LPC932的低功耗计数电路的设计

介绍一种低功耗实时脉冲计数电路。该仪器基于LPC932单片微机为核心微处理器,来完成数据采集、处理,存储,实时时钟控制,液晶显示,通信等功能。针对便携式仪器的低功耗特性要求,从硬件电路和软件编程两方面对整个系统进行了低功耗设计。     

上海同步辐射衣装置的时标系统研制

时标系统对加速器控制系统中的所有控制计算机的时钟起同步作用,以使加速器的各种数据有共同的时间戳.这样加速器各种数据可确定精确的因果关系,便于数据分析、故障诊断等.本文基于对两个大型加速器时标系统的硬件架构及实现机制的分析,设计了-套实验室环境下的时标系统,就测试结果与国外加速器的时标系统进行比较和总结,为上海同步辐射装置的时标系统研制提供有利参考.     

基于串行收发器的加速器电源数字控制器研究

为满足强流重离子加速装置（HIAF）对电源控制器多版本兼容和高精度控制性能的要求,研发了1套基于串行收发器的加速器电源数字控制器（APSDC）。该控制器采用基于总线互联的模块化设计架构,在保证加速器电源数字控制器高精度控制性能的前提下,兼具多版本兼容能力。设计了1套基于串行收发器的高速同步数据总线（HSB）用于数字控制器子板间数据通信,总线带宽达2 Gbps,且板间数据同步误差低于1 ns。电源上线运行实验结果表明,APSDC各项设计指标符合HIAF对电源的高精度控制及其他关键性能的技术要求,并具备较强的系统扩展性。     

大亚湾中微子实验RPC电子学读出系统时钟分配插件的设计

介绍了大亚湾( Daya Bay)反应堆中微子振荡实验RPC探测器电子学系统中时钟分配插件的设计,包括了其硬件结构的设计和插件中FPGA芯片固件逻辑的设计.在制作和调试完成之后进行了相关功能和稳定性的测试.