AVS解码器帧内预测模块硬件优化设计

根据AVS标准中的帧内预测算法特点提出一种用于AVS解码器的帧内预测硬件模块优化设计方案,该设计使用两维滤波单元对参考数据进行处理,每个块的帧内预测运算在8个时钟周期内完成.与此同时,结合寄存器的移位操作简化参考数据选择机制,避免大量高位宽数据选择器的使用,减少资源的消耗.综合结果表明,该设计满足高清图像的实时解码需求.     

AVS视频解码中帧内预测模块的硬件化设计及SoPC验证

论述了适用于AVS解码器的帧内预测模块硬件化设计,提出了一种关键路径更短、占用资源更少的可重构运算单元(PE),利于流水线设计,可以提高运行频率。在参考样本管理方案中采用了一种环形RAM预加载方案,可以有效地提高预测速度。通过在Cyclone Ⅱ FPGA上进行测试,证明该帧内预测模块可正常工作在100 MHz频率下,解码速度提高了19.4%。     

AVS编码器帧内预测模块

通过对AVS(Audio and Video Standard,音视频编码标准)标准中帧内预测算法的分析,提出了一种新的适用于AVS编码器帧内预测模块的优化设计方案.设计中使用两维滤波单元,简化了参考数据选择机制;使用设计的基本预测单元PE(Primary Element)构造运算单元阵列对当前块进行并行处理,提高了预测速度;设计了脉动阵列用于实现复杂色度Plane模式的预测.基于Verilog HDL语言在FPGA上实现该设计并在ModelSim上进行仿真,结果表明,本设计提高了编码效率以及降低硬件资源的消耗,并满足实时编码高清视频的要求.     

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

AVS帧间预测亮度插值模块的VLSI实现

为了推动音视频编码标准（AVS）解码芯片产业的发展,提出了一种基于AVS标准的帧间预测亮度插值电路的硬件结构。该设计方案将像素点按位置的不同分为三层,并采用了不同的流水线结构予以实现,充分利用了像素点之间的复用情况,兼顾处理速度和实现代价两方面考虑。该方案硬件实现效率较高,满足了硬件资源以及系统时钟频率的要求。     

基于FPGA的AVS帧内预测的研究与设计

本文通过对AVS视频标准中帧内预测算法的研究,提出了一种新的基于FPGA的AVS解码器帧内预测模块的设计方案。文中设计的通用运算单元,提高了硬件资源的可重构性,降低了帧内预测的计算复杂度。设计中采取有效的控制逻辑,对复杂的plane模式进行预处理,提高了预测速度。上述设计已通过RTL级综合及仿真,并在结合AVS参考模型RM52j和ver-ilog语言的DPI接口建立的验证平台上,验证了该模块功能的正确性。     

AVS帧间预测亮度插值模块的VLSI实现

为了推动音视频编码标准(AVS)解码芯片产业的发展,提出了一种基于AVS标准的帧间预测亮度插值电路的硬件结构.该设计将像素点按位置的不同分为三层,并采用了不同的流水线结构予以实现,充分利用了像素点之间的复用情况,兼顾处理速度和实现代价两方面考虑,硬件实现效率较高.满足了硬件资源以及系统时钟频率的要求.     

基于FPGA的AVS帧内预测电路设计

提出了一种AVS高清视频编码器帧内预测模块硬件结构。通过对AVS帧内预测各个预测模式的分析,设计了帧内预测编码流水线结构和模式预测运算单元电路。根据各预测模式的编码运算关系,合理安排流水线结构,采用8 bit数据并行流水处理,实现了高清视频帧内预测实时编码。将除Plane模式之外的其他预测模式采用同一硬件电路来实现,对运算比较复杂的Plane模式单独设计了硬件结构,节省了硬件资源。     

AVS解码器自适应帧内预测的硬件实现

分析了先进音视频编码标准（Audio and Video Standard,AVS）的帧内预测算法,提出了实现自适应帧内预测的硬件架构。该硬件架构采用8×8块级自适应流水线,利用滑动窗口获取片上存储器中的参考样本,使用8个并行的处理单元（PE）计算预测值,用脉动阵列实现复杂色度Plane模式预测值的计算。基于Verilog HDL硬件描述语言实现设计并进行功能验证,仿真和综合结果表明设计符合要求。     

改进OR1200 CPU流水线的设计

流水线是制造高性能CPU的关键技术,目前被广泛研究的OR1200是一款带有四级流水线的免费开源CPU. 为了提高流水线的效率,针对OR1200没有设计访存流水段,流水线会暂停等待加载存储类指令这个问题,在LSU操作即访存操作模块,为OR1200增加了访存流水段,设计了冒险检测和旁路单元,因此CPU在访存阶段不需要暂停,从而使OR1200变为真正的五级流水线CPU;另一方面,当需要用加载指令加载数据的时候,会导致加载类数据冒险问题,为了解决此类冒险,设计了数据有效信号Tag,用来控制流水线暂停,对乘法计算、访存阶段以及其他不能在执行阶段得到结果的运算作流水线暂停判断,以等待数据的获取. 通过实验仿真证明,Tag信号暂停流水线一个时钟后会把数据反馈回去,成功解决了必须暂停数据相关问题的暂停判断问题.     

基于OR1200的嵌入式SoPC硬件平台设计

针对现有商业SoPC系统的固有问题,提出了基于开源IP核与软件资源的SoPC系统硬件平台构建方案,并使用CycloneFPGA进行了实际验证,证明了该硬件平台的实用性。探讨了该平台在普及SoPC技术和研究更高性能系统方面的积极作用。     

一种开源软核OR1200的系统级描述方法研究

探讨了一种基于ADL(体系结构描述语言)的系统级设计方法,并以一款32位嵌入式开源软核OpenRISC1200为原型,采用系统级的ADL—SystemC语言对这款软核从体系结构角度进行系统级抽象,主要实现了OR1200CPU模块的描述,并通过嵌入式逻辑分析仪SignalTap II对系统进行验证。     

基于FPGA的AVS编码器帧内预测实现

针对帧内预测的快速算法,由于DSP架构软件顺序执行的局限性难以满足实时性要求,而FPGA以其高速的计算速度和强大的并行处理能力成为H.264和AVS编解码的理想平台。本文在FPGA平台上采用资源共享、高并行和多流水线结构实现了亮度帧内预测算法。该方法在分析AVS帧内亮度5种预测模式的基础上,将像素预测与模式判决在一个模块中完成,并且利用各模式预测的相似性,实现运算单元共享和多种模式并行执行,兼顾了处理速度和实现代价。仿真及综合结果表明该设计能够完全满足标清(704×576,30f/s)数字视频的实时处理要求。     

基于DSP的视频编码硬件模块设计与实现

本文在对现有的基于MPEG-4的视频编码系统进行比较后,提出了基于DSP的视频编码系统设计方案,详细介绍了该系统的组成结构,并对各模块所实现的功能做了划分。文中主要侧重于介绍该系统的硬件实现方案,对系统的电源模块、时钟模块以及复位模块等关键模块都重点介绍。此外,结合具体工程经验,还强调了该系统布局、布线特点等PCB设计技巧。     

基于AVS的软硬件协同可变长码解码器设计

提出一种基于软硬件协同方法的AVS可变长码解码器结构设计.定长码、指数哥伦布码及AVS视频标准特有的基于内容自适应二维可变长码(CA-2D-VLC)均可在该解码器上实现正确解析.通过对19张可变长码表的优化整合,提出一种新的码表设计方法.经验证,新码表相较使用原始码表可将硬件消耗降低30%以上.为确保整个系统设计的合理性和正确性,以RM52J为蓝本编写针对本解码器的验证器,通过对92个一致性测试码流序列解析对比,表明本设计满足AVS视频解码要求.