数字电视标准DMB-T高速LDPC译码器VLSI设计

在我国的数字电视广播地面传输标准DMB-T中,使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点,采用修正最小和译码算法,设计了一种半并行结构实时译码器,可实现DMB-T中三种不同码率下的LDPC译码,并有效地实现了硬件结构复用。与其他设计方案相比较,减少了RAM块的数量一半以上,全局布线难度也大大降低。整个设计在Stratix II FPGA上进行了综合验证。当译码迭代次数为20次时,系统吞吐量可达100 Mb/s以上。     

多码率、多码长LDPC译码器的设计与实现

针对IEEE802.16e标准,基于层译码算法(TDMP)提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计,可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真,使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12,最大工作频率为170.278 MHz,译码吞吐量可达到128.77 Mb/s。最后,通过搭建软硬件协同验证平台验证设计的正确性,并将验证的结果与Matlab仿真结果进行了对比。     

动态量化的LDPC译码器结构

为降低低密度奇偶校验码(LDPC)译码器的复杂度,提出动态量化的LDPC译码器结构。针对传统并行结构,采用自适应动态量化算法、层调度策略以及最小和算法,在译码的同时调整信息量化方式,由此设计自适应估计电路,并统计幅值过大的信息比例。实验结果表明,该结构能以较小的性能损失降低LDPC译码器的复杂度。     

基于TDMP优化算法的QC-LDPC译码器VLSI实现

在对TDMP算法优化的基础上,提出了一种LDPC译码器VLSI架构和实现方法.与目前已经存在的LDPC译码器相比,这种实现方法的优势主要有:1)能够实现快速收敛,将译码迭代次数降低为经典方法的50%以下,进而降低功耗;2)用于存储中间置信信息的存储器使用量比传统方法减少50%以上,大大减少芯片面积;3)校验节点置信度更新采用归一化Min-Sum算法(NMS),降低计算复杂度,选取的校正因子保证了译码器的BER性能;4)充分利用校验矩阵的准循环特点,实现规整的芯片内部互连线,减小布线难度.用这种架构实现了符合中国数字电视地面传输标准(DTMB)的LDPC译码器:融合3种码率;芯片规模为58万门;时钟频率为100 MHz,数据吞吐率为107 Mbps.     

Turbo码译码器VLSI结构的研究

探讨了Turbo码Log—MAP译码算法的VLSI实现技术。着重研究了计算状态度量的加比选结构以及实现MAP算法的滑窗法，并对整体译码方案进行了描述。还提出了可行的实现方案。通过实验仿真表明所用的方案能够达到精度要求。     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

WIMAX LDPC码译码器的FPGA实现

设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器,支持WIMAX标准LDPC码的译码.通过插入最短的额外时钟周期,使得更新后的节点信息得到了及时利用.采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构,实现了对该标准中576、768、1152、2304 4种码长LDPC码译码的支持.结果表明所设计的...     

基于LTE-Advanced标准的LDPC码编码器设计与实现

针对LTE-Advanced标准,在分析其低密度奇偶校验(LDPC)码校验矩阵构造基础上,设计了一种低成本高吞吐率的准循环LDPC码编码器结构。通过分析校验矩阵的子矩阵结构,将整个校验矩阵划分为全零子矩阵及循环移位单位子矩阵的块状结构,进行串行编码。实验结果表明,与同类方法相比,设计的编码器编码时间约为同类最理想时间的32%,资源消耗约为同类最理想情况的33%,在编码时间和资源消耗上达到平衡,满足LTE-Advanced标准低成本高传输的要求。此外,改变校验矩阵存储单元的参数,可实现不同码长码率的LDPC码编码。     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

高效LDPC译码器的优化与FPGA实现

针对高效LDPC译码器设计过程中的参数选择问题,提出了针对Turbo译码消息传播（Turbo decoding message passing,TDMP）译码算法的离散密度进化算法。利用这种离散密度进化算法对译码算法中的校正因子及量化精度进行了优化。与传统的通过数值仿真进行优化的方法相比,本文算法效率大大提高,且效果显著。测试结果表明,优化的定点化译码器与纯浮点仿真相比性能只相差0.1 dB左右。在译码器实现结构设计中提出了一种基于分布式RAM的P消息循环存储结构,与传统的基于寄存器和Benes网络的存储器结构相比,资源消耗明显下降。在Xilinx公司的FPGA平台上进行了硬件实现与测试,结果表明与同类译码器相比在资源消耗和吞吐率上均有一定优势,是一种高效的LDPC硬件译码器。     

一种高效通用的QC-LDPC译码器架构

基于软、硬件结合的方法,本文提出了一种高效通用的QC-LDPC译码器架构。该架构可以对不同码长、码率和校验矩阵结构的规则或非规则QC-LDPC码进行译码,支持Min-Sum近似及其改进译码算法,而且可以实现多种消息传递调度策略。通过将部分复杂的信息更新交由硬件加速器来完成,提高了译码吞吐量。针对QC-LDPC码校验矩阵：仁循环的结构,以块为单位对信息进行存储和处理。该架构还可以实现信息的并行处理,而译码器复杂度只有略微增加。     

基于嵌入式SIMD处理器的音频解码优化

嵌入式处理器越来越多地采用SIMD并行架构来提升其媒体处理能力,该文提出基于该架构的优化流程,采用算法和处理器架构紧密结合的优化原则,利用现有编译器来降低汇编编程工作量,对算法关键部分采用手工编程来确保优化效率。该流程被应用在基于XScale平台的MP3解码优化中,短时间内将解码效率提高60%,接近IPP库的性能。     

基于深度学习的低复杂度LDPC译码器

在信道译码结合深度学习技术的研究中,维数限制问题一直是研究者们寻求突破的重点。由于深度神经网络是储存密集型,深度神经网络信道解码器通常需要比传统置信传播(BP)译码大得多的计算和内存开销。为了缓解这个问题,提出了一种应用于LDPC码的改进的神经网络译码器。根据深度神经网络信道解码器中权重参数值分布,有选择性地对新的神经网络解码器添加权重参数,通过限制训练参数数量,降低了深度神经网络信道解码器的规模,并且算法与BP译码相比取得了较大译码增益。     

基于蒙特卡罗仿真的LDPC解码器功耗分析方法

精确评估LDPC解码器在不同信噪比下的功耗需要在门级仿真大量的随机输入向量,以致耗费大量时间。通过对解码算法进行定点化的蒙特卡罗仿真可以方便地得到不同信噪比下的误码率和平均迭代次数。该文结合门级仿真与蒙特卡罗仿真,方便快速地得到LDPC解码器在不同信噪比下较为精确的功耗。通过对IEEE802．16e中一个LDPC码的实验,证明了该方法的可行性和有效性。     

基于共享向量的二维SIMD调度算法

针对目前二维SIMD结构编译技术研究的不足,结合二维SIMD结构中普遍采用的复用数据通路和寄存器少的限制和应用程序的特点,提出了一种解决数据向量复用的算法.该算法先使用数据向量的代表元计算各SIMD指令间数据向量的重用信息,再根据这些信息对SIMD指令进行调度.该算法可以有效缓解应用程序在二维SIMD结构执行时加载数据的压力,有效提高结构受限二维SIMD结构的并行性.实验数据显示,该算法对各种应用程序可获得平均2.97的加速比和平均3.86的SIMD指令级并行度.     

基于HLS的LDPC译码设计与实现

针对低密度奇偶校验码(Low Density Parity Check Code,LDPC)码长长、码率多、校验矩阵复杂,导致FPGA开发难度大、开发周期长等问题.在对LDPC校验矩阵和译码算法深入分析基础上,提出了一种基于HLS的LDPC设计与实现方案.基于HLS开发流程完成了LDPC译码的RTL实现,详细说明了开发过程的关键问题及优化办法.与常规HDL开发流程相比,基于HLS开发的LDPC译码吞吐率更高,时序更好,且便于后期移植和升级.     

基于GPU的LDPC增强准最大似然译码器并行实现

增强准最大似然(EQML)译码器对于码长较短的低密度奇偶校验(LDPC)码的译码性能优于传统置信传播(BP)译码器,可较好满足5G移动通信的高可靠性要求,但由于其计算结构复杂导致译码速度大幅降低。为提高EQML译码器的译码速度,提出一种基于GPU的EQML译码器并行化加速方案,压缩并存储不规则LDPC码的奇偶校验矩阵,通过对传统BP译码算法进行重新排序以最大化利用Kernel中的线程,并对再处理过程中的每个阶段进行多码字并行译码,实现内存访问优化及流并行译码。实验结果表明,基于GPU的EQML译码器在保持纠错性能的同时,相比基于CPU的EQML译码器的译码速度约提升了2个数量级。