二维非递归的低成本FIR滤波器设计方法

为降低有限冲激响应(Finite impulse response, FIR)数字滤波器的成本,提升可综合性,提出了一种基于系数矩阵的二维非递归优化算法,并进行了仿真.首先,对现有的数字滤波器优化算法进行了调研,比较了各优化算法的优势和不足;然后,对现有的一维非递归算法进行优化,提取一维非递归算法优化后的冗余项,得到了二维非递归优化算法,并分析了算法的复杂度;最后,生成多组滤波器分别对本算法与一维非递归算法,以及本算法和现有递归算法进行仿真和对比.仿真结果表明:提出的二维非递归FIR滤波器设计方法充分利用了系数矩阵的冗余信息,保留了现有算法的最小逻辑深度特性,同时可以进一步节省中间加法器个数;相比于现有的一维非递归算法,本算法可节省10.05%(12 bit量化)和7.21%(16 bit量化)的加法器个数;在低阶滤波器的设计中,加法器使用量降低到了传统CSD表示法的30%左右,从逻辑深度和加法器个数两方面都超越了已发表的递归和非递归滤波器设计方法.     

异步超前进位加法器设计

提出了一种新的高速加法器电路．该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度．仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器．     

基于VerilogHDL的数字加法器的设计比较与优化

以加法器模块的不同实现方式为例,从模块易维护性、抗干扰性、运算速度和通用性等方面进行分析和比较,提出在用VerilogHDL硬件描述语言设计数字加法器模块时的指导原则。     

32×32乘法器的一种设计

介绍了用基4 Booth编码器,4-2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程. 用Verilog描述了整个乘法器的设计硬件语言. 在Active-HDL 5.1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.     

一种基于FPGA的SHA 512算法高速实现

研究了一种新的SHA-512算法基于FPGA的高速实现方案。为了获得较高的加密处理速度,本方案在关键计算路径上进行了加法器结构的优化;并且实现了分组数据输入与循环运算的并行进行,减少了加密一个分组所需的时钟周期数,提高了加密效率。在FPGA器件上实际运行,芯片工作在103 Mhz的时钟频率下,数据处理速率达到1300 Mbits/sec。     

汽车衡用液力加法器联接螺栓的可靠性计算

将概率统计方法引入到受轴向变载荷作用的螺栓联接的可靠性设计中,并对汽车衡用液力加法器联接螺栓的可靠性计算进行了分析,给出了例证．     

DF-FPDLMS自适应滤波器的可测性设计与测试

基于加法器的测试生成,提出了直接实现形式的细粒度流水线延迟最小均方自适应滤波器的一种可测性设计的测试方案。在测试模式下,该设计通过滤波器组成模块的分层隔离及由寄存器转化成的扫描链提高了可测性;通过复用部分寄存器和加法器避免或最小化了额外的测试硬件开销。该方法能在真速下高效地侦测到滤波器基本组成单元内的任意固定型组合失效,且不会降低电路的原有性能。     

基于VHDL的MBA-WT乘法器设计

分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.     

进位保留加法器的命题投影时序逻辑组合验证

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法．该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性．进位保留加法器的验证实例说明了该方法的可行性．     

基于部分簇能量互补逻辑的MRF电路设计

功耗是电路设计的关键性问题之一,低功耗下的稳定性问题逐渐成为电路设计的热点和挑战,基于马尔科夫随机场（MRF）的低功耗设计从能量的角度出发有效地解决了电路的容错问题,但是其单逻辑的单元结构面积和复杂度制约了该技术在大规模集成电路的应用。该文提出了一种基于部分簇能量的MRF电路设计方法（PMRF）,并结合互补逻辑的特点来实现多逻辑结构,面积共享的同时一方面补偿由于部分簇能量带来的性能损失,一方面化简马氏随机场电路设计在较大规模电路设计中的面积和复杂度瓶颈问题。对比传统MRF电路设计,该文用PMRF方法设计了超前进位加法器结构,在低功耗仿真中具有20%的性能提升,并在65 nm TSMC版图实现后取得29%的面积节约和86%的功耗节约。     

Reversible adder circuits with the quantum-dot cellular automata

The reversible logic is found to be very useful in fields of low power digital circuits and quantum computers due to its feature of ultra low power consumption. A new reversible logic gate (NRG) is proposed in this paper, which can perform majority computation, Exclusive-OR and Inclusive-OR operations. The proposed NRG is realized by quantum-dot cellular automata (QCA) technology, and reversible QCA adder circuits are designed with the proposed NRG. Simulation results with the QCA Designer tool indicate that the proposed NRG and reversible adder circuits perform well. Moreover, the reversible adder with the NRG requires fewer gates, while generating fewer garbage outputs.     

结合半加图的算术电路等价性验证技术

为了克服现有等价性验证技术难以快速验证复杂算术电路的局限性,提出了一种利用综合引擎分析并再现算术电路优化过程的算法．该算法结合了乘法器的编码方式识别技术、加法电路的半加树提取技术和部分积加法电路的架构识别技术来提取乘法电路的实现结构,以此生成与实现电路结构相似且逻辑正确的网表．针对算术电路结构的相似性,仅分析低位输出的电路架构以降低算法复杂度．实验结果表明,与传统的算术电路验证算法相比,该算法可以明显提高算术电路的验证速度,并且可以直接结合到现有的寄存器传输级（RTL）和门级网表的验证流程中,从而提高了算术电路的验证能力．     

存储器管理部件的研究

存储器管理部件ＭＭＵ（ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）的速度直接微处理器的性能,提高存储器管理部件的速度是本的设计目标。中提出了存储器管理部件ＭＭＵ设计方法,论述了虚拟地址空间映射到物理地址空间逻辑关系,确定了ＭＭＵ是由暂存器、加法器、段测试电路、高速缓存器ＣＡＣＨＥ和地址锁存器ｌａｔｃｈｅｒ组成,给出了ＭＭＵ的数据通路和控制通路。经ＥＤＡ工具Ｓｙｎｏｐｓｙｓ仿真,结果显示传送于     

二进制全加器的光电互连实现

以纯光学蝶互连结构实现的二进制全加器为基础,提出光电混合互连的新构想,即用光电混合的蝶互连网络取代纯光蝶互连网络以实现二进制全加运算。这种改进的蝶互连结构,既发挥了光互连网络在并行运算中的优势,又利用了电互连网络来弥补光互连网络实现上的不足。另外还设计了用以实现“与”、“或”逻辑运算的光电处理电路,给出其实验结果及用此结构实现二进制全加运算的计算机模拟结果。     

全ROM化并行乘法器

本文提出全ROM化并行乘法器的构成方法,这种乘法器由于抛弃CLA型加法器,而采用全ROM化多输入并行加法网络作为部分积的加法电路,比Wallace方式和Dadda方式大大提高乘法速度。全ROM化乘法器具有结构简单、速度快、容易实现LSI化和CAD化的优点。因此,作为新型运算部件,在智能化仪器和数字专用处理器中具有极好的推广价值。     

基于三步旋转坐标旋转数字计算机算法的直接数字频率综合器实现

提出基于三步旋转机制的高精度低时延坐标旋转数字计算机 (CORDIC)算法. 该算法通过对输入角度进行二极化重编码来免除剩余旋转角度的运算,利用三步旋转机制对迭代次数进行压缩,结合合并迭代技术进一步减少迭代次数,降低输出时延. 以16位输出位宽为例,对三步旋转CORDIC算法和流水线迭代式算法进行实现,仿真结果表明：三步旋转CORDIC算法与流水线迭代式算法相比,改善了输出精度,输入到输出的时延降低了75%,硬件开销下降了29.2%. 基于三步旋转CORDIC算法,实现了相位累加器位宽为24的直接数字频率综合器 (DDFS);使用加法树结构对多输入加法器进行优化,以提高电路工作频率. 仿真结果表明,该算法的最大幅度误差为8.24 × 10^?6,输出时延为38.5 ns.     

流水线技术在FPGA设计中的应用

本文讨论了在FPGA中设计流水线加法器、乘法器和16阶低通滤波器的设计方法,并以一个16阶低通FIR滤波器设计为例,对该方法设计的加法器、乘法器和滤波器进行性能对比,说明了给出的流水线方法能较好地提高运算速度.